AD9851中文数据手册

1、AD9851中文数据手册 By Hi_Cracker whu CMOS180 MHzDDS / DA（合 成器 AD9851 FEATURES 180 MHz的时钟速率可选 6*参考时钟 片上高性能10位DAC和高速滞回比较器 无杂散动态范围（SFDR 43分贝70 MHzAout。 32bit频率控制字 便捷的编辑控制接口：并行或串行 异步加载格式 5位相位调制和偏置功能 比较器抖动80 ps的P-P在20兆赫 2.7 V至5.25 V单电源供电 低功耗：555毫瓦180 MHz 掉电功能：4 mW2.7 V 超小28引脚SSOP封装 应用： 频率/相位灵活可变的正弦波合成 数字时钟恢复和锁

2、定电路 通信领域 数控ADC编码发生器 通信领域中灵活地本地振荡器 正交振荡器 CW，AM，FM，FSK MSK调制发射机 GENERAL DESCRIPTION AD9851是一个高度集成的器件，采用先进的DDS技术，结合内部高速，高 性能D / A转换器，比较器，实现了一个数字可编程频率合成器和时钟发生器 的功能。引入一个精确的时钟源， AD9851可以产生一个稳定的， 频率和相位 可编程的正弦波。此正弦波可以直接用作频率源或在内部转化为方波，然后 作为灵活的时钟发生器使用。AD9851的创新型高速 DDS内核可以接受一个 32位频率控制字，从而可以产生一个最大 180 MHz的输出时钟，

3、其分辨率约 0.04Hz。AD9851包含一个独特的 6 * REFCLK乘法器电路，不再需要一个高速 参考振荡器。6 * REFCLK乘法器对SFDR和相位噪声的影响微乎其微。AD9851 提供分辨率为5位的相位调节，使其输出波形的相位的增量为11.25 。 AD9851内部包含一个高速比较器，该比较器可以被配置为接受（外部） DAC的滤波输出，从而产生一个低抖动的输出脉冲。 频率的调谐，控制字以及相位调制字是通过并行或串行加载模式异步加 载到AD9851中的。并行加载模式是通过五次迭代加载8bit控制字（字节） 来实现的。第一个8位字节控制输出相位，6* REFCLK乘法器，电源启用和加

4、载格式，其余的字节组成 32位频率调节字。串行加载输入的是一个40位的 串行数据流，然后进入并行输入总线。AD9851采用先进的CMOS技术，实现 了在最高180 MHz的时钟频率下仅消耗 555 mW的功率（5 V电源）这一突 破性的功能。AD9851采用了节省空间的 28引脚SSOP封装，表面贴装封装， 与流行的AD9850相兼容。电源电压3V的条件下，它可以工作在扩展级工 业温度下，范围为-40 C至+85 Co 3.0 V以下，工作于商业级温度下，范 围为0 C至85 Co PIN FUNCTION DESCRIPTIONS D0 -D7: 8位数据输入口。加载 32位频率控制字和8位

5、相位控制字的数据端 口。D7= MSB, D0= LSB的。25脚（D7）,也可作为40位串行数据字的输入 引脚。 PGND: 6 * REFCLK咅乘器接地端。 PVCC 6 * REFCLK咅乘器供电端。 W_CLK控制字加载时钟。上升沿异步并行或串行加载40位频率/相位控制 字到输入寄存器。 FQ_UD:频率更新。上升沿异步将 40位输入寄存器的内容打入 DDS核心的， 开始按新的参数工作。FQ_UD只有当输入寄存器的内容是已知的，且仅包含 有效的，允许的数据时才能发送更新信号。 REFCLOCK参考时钟输入端。CMOS / TTL电平脉冲序列，直通模式或经过 6 * REFCLK咅乘器

6、模式。在直通模式下，REFCLOCI的输入端时钟就是系统时钟。 如果6 * REFCLK倍乘器开始工作，那么倍乘器的输出将被作为系统时钟。在 系统时钟的上升沿执行初始化操作。 AGND:模拟地。（DAC和比较器） AVDD:正电源电压的模拟电路（DAC和比较器，引脚18）和带隙电压基准， 引脚11 o Rset: DAC的外部RSET连接，为10 mA输出连接一个 3.92千欧电阻接地， 这台DAC满量程输出电流IOUT和IOUTB。RSET =39.93OUT这个设置决定 了在IOUT端和IOUTB端的输出。 AOUTN:电压负输出端。比较器的 CMOS互补逻辑输出端 VOUTP:电压正输出

7、端。比较器的正CMOS逻辑电平输出端 VINN :负电压输入端。比较器的反向输入端。 VINP:正电压输入端。比较器的正向输入端。 DACBP DAC旁路连接点。这是 DAC参考电压的旁路连接点，为了得到最佳 的SFDR性能，通常不连接。 IOUTB: DAC的互补输出端，出了 IOUTB= （full-scale-output IOUT）以外， 二者的其他特性是相同的。 IOUT: DAC的真实输出端。DAC输出的形式是电流， 所以需要一个以 GND为 参考点的电阻或是电容来进行电流转电压的操作。 IOUT+IOUTB=full-scale-output。 RESET重置控制引脚。高有效；将

8、 DDS的累加器和相位便宜寄存器清零， 实现一个0HZ, 0相位的输出信号。 这个重置信号将编程时的数据传输设定 为并行模式，并且解除了对倍乘器的使用。但是这个重置信号并没有清除 40bit位的输入寄存器。上电后，在进行任何操作（例如编程期间参数） 之前， 必须首先断言RESE T产生一个重置信号。 DVDD :数字电路的供电电压的正输入端。 DGND :数字地。数字电路的接地点。 （美信官网上的数据手册上方框图解释的翻译） Figure2 : IOUT和IOUTB同时有一个100欧姆的负载。两个 100千欧姆的电阻不断的 最输出进行取样，并且将两个电压取平均。这个转化结果经过470PF的电容

9、 滤波后，传送到比较器的输入端作为其直流门限电压。DAC输出的正弦波经 过滤波以后作为比较器的另一个输入。比较器将会以大约正弦波周期的50% 为一个周期，在每次正弦波穿过器中心临界点时进行一次触发。 Figure6 : 高性能，所有由 ADSP-2181 DSF和AD9851 DDS产生的数字 RF频率调制信号 在讲解模拟器件应用注意事项的文件AN-543里面都行进行了很好的说明。 我 们用DDS的输出图像在图像 8中给予了说明。 Figure7 : 在一个相同的 RESET命令同时传送给两给 AD9851之后，相互独立的 W_CLKs 信号允许两片AD9851的40bit位的输入寄存器可以通

10、过 8bit数据总线或是串 行输入口进行独立的编程。在两个AD9851进行完编程之后，一个共同的 FQ_UD脉冲使各自的设置参数生效。 Figure9 : 在图9中显示的DAC差分连接削减了共模信号，并且能够在不需要滤波器输 入电阻的的情况下驱动一个高电抗滤波器（Figure8显示了一个单端连接的 例子）当和一个单端的例子相对比的时候，在滤波器的输出端，Figure9中 的连接具有6dB的强大优势。这是由于滤波器并不需要双终端的缘故。 FigurelO : AD9851的Rset输入端受到一个额外的 DAC来驱动，通过数字控制这个DAC 的输出电流的振幅幅度来实现对AD9851的振幅调制或固定

11、。这个应用的完整 描述，时作为一个技术文档，列在”相关信息”下的数据手册里面的。ADI公 司的针对 AD9850的技术文档 一AN-423,描述了另外一种用增强型的MOSFET 来实现的振幅控制，这个方法也是适用于AD9851的。 注意：如果在AD9851中使用了倍乘器，那么图10中显示的125MHZ勺源时钟 频率可以减少。 THEORY OF OPERATION AND APPLICATION AD9851采用直接数字合成技术，以一个数控振荡器的形式来产生频率 相位灵活可变的正弦波。 这个数字化的正弦波通过内置的10bit高速DA转化 器，转化成了模拟形式的正弦波。一个高速的片上比较器可以用

12、来将正弦波 转化成一个与 TTL/ CMOS相兼容的方波。DDS技术通过一个高度集成电路架 构，在完全的数字化条件下， 实现了对输出控制字的快速而精确的控制。DDS 在输出频率的选择上，实现了非常高的精确度。AD9851在180MSPS勺时钟速 率下，允许输出频率的精确度达到0.04HZ，时钟频率可以直接由时钟参考源 引脚处得频率提供或是使用倍乘器来提供。AD9851的输出波形在从一个频率 点变化到另一个频率点时，两个波形之间的相位时连续的。 图11中显示了 AD9851作为一个时钟发生器时的基本的操作流程图和配 置过程所需的信号流。DDS电路是基于一个数字的频率分割的功能，他的增 量分辨率主

13、要由系统时钟和N （在调整字里面的 bit的数量）。相位累加器 是一个可变模数计数器，每来一个时钟脉冲，它就会将它里面的存的数字进 行增加。当达到最大量时，它返回0点，从头开始继续计数，使得相位累加 器输出的相位是连续的。频率控制字设定了这个计数器的每次增量的系数， 这个决定了在下个时钟脉冲到来的时候，相位累加器增加的增量的大小。每 次的增量越大，则相位累加器滚动的越快，这样就产生了一个更大的输出频 率。 AD9851此用先进而且特有的角度旋转算法，通过算术运算将14bit数据 （这14bit数据是通过修剪 32bit的相位累加器的数值而得到的）转化为 10bit量化的幅度值传递给 DAC这个

14、独特的算法使用了更加节省的ROM查找 表和DSP来实现这个功能。这些特点促成了AD9851的低功耗和小型化。 输出频率，系统时钟，控制字之间的关系是由下列表达式来决定的：（见 美信官方数据手册 page12） -这个表达式中 Phase=32频率控制字的十 进制数值表达式。System Clock=直接输入的参考时钟，或者，当用到倍频器 时，它等于从倍频器中输出的时钟频率。Fout=以MHZ为单位表示的输出时钟 信号的频率。 从DDS核心输出的数字化得正弦波将驱动内部的高速10bitDA转化器完 成数字化到模拟化的转变。为了得到最好的动态性能和最低的误差，这个DAC 已经经过了最优化处理，从而

15、使AD9851具有低的失误和低抖动。DAC可以配 置成差分形式和单端形式。DAC的输出电流和Rset值是由下列表达式来决定 的：（见美信官方数据手册page12） 由于AD9851的输出时一个采样信号，并且遵循Nyquist抽样定理。特别 需要指出，它的输出信号的频谱中包含了，基波和混杂信号（镜像）这个发 生在系统时钟的整数倍土选择的输出频率。一个包含了混杂镜像的输出信号 的频谱图显示在图12中。一般可用的带宽可以从直流信号1/2的系统时钟。 在图12中显示的例子中，系统时钟时100Mhz,输出频率设置成了 20MHz 正如看到的那样，由 sin （x）/x决定的DA转化器的量化水平显示，输出

16、的 混杂镜像显得非常显著，并且呈现在一个相对较高的能量水平。实际上，依 据f/system clock之间的关系，第一个混杂镜是与基波幅度值相等的（当 fout=1/2 系统时钟时）。同场在DA的输出和比较器的输入之间放置一个低通 滤波器来压制抖动对混杂镜像产生的影响以及其他的寄生信号。必须考虑到 输出频率，系统时钟频率，谐波频率之间的关系，以免产生偏离实际需求的 信号。 DAC镜像信号不一定是无用的副产品。事实上，通过带通滤波对镜像信 号进行滤波和一定数量的后级滤波放大之后，这个镜像信号，可以被处理成 初级输出信号以输出（图 8）。由于镜像信号时非调谐的，它们和基波频率之 在频率差改变的方面

17、存在 1:1的关系。这也就是说，假如基波频率被改变了 1KHz,那么镜像信号将也会改变 1KHz。这种关系说明了镜像信号的稳定性， 它和基波的稳定性是相同的。一对围绕着整数倍系统时钟频率的镜像信号中 的较低频率的信号将会朝着与基波频率相反的方向移动。而一对镜像信号中 较高的那个镜像信号与基波移动方向是相同的。在频率区段之内存在非常多 的寄生信号，因此，就 SFDR而言，会存在更多的干扰因素。如果对SFDR要 求非常严格的话，那么基于这项技术的使用者需要凭借经验来判断哪些频率 是有用的，哪些是无效的。 当需要将AD9851作为时钟发生器的时候， 需要注意，一个好的使用法则 是这样的，将输出频率的

18、基波频率限制在参考时钟的40%,这样可以避免混叠 信号出现在靠近我们感兴趣的输出频率的频段，方便了我们的后级滤波。这 种方案可以降低系统的复杂性，降低对外围滤波器的需求。 不使用内部倍频器时，输入AD9851的最小参考时钟频率是1MHz使用 内部倍频器的话，输入 AD9851的参考时钟频率最小是 5MhN器件拥有内部 监视电路来监视 AD9851的时钟速率，一旦时钟速率降低到最小频率之下， AD9851自动将自己转化到低功耗模式。在这个模式中，片上比较器也将关闭。 当然，这是对于那些想要使用片上比较器用作其他目的的使用者来说是一个 重要的信息。当时钟频率恢复到大于最小所需时钟频率后，器件会在大

19、约5us 之后恢复正常的操作。这种掉电模式防止了在器件动态寄存器电流的泄漏。 实际上，参考时钟的相位噪声在DDS系统中已经减少了，这是由于DDS 的输出时输入频率的分频的结果。用dB （这里，dB的表达式时20log （fout/fclk）, 其中fout时DDS输出的基波频率，fclk时系统时钟频率）来 表示相位噪声的减少量。从这点出发，使用最高的系统时钟在减少系统时钟 相位噪声对输出信号整体相位噪声的影响方面有更好的效果。举一个例子， 一个拥有-100dBc相位噪声的振荡器，当操作在180MHz时，他对10MHz的DDS 输出信号的整体相位噪声的贡献仅有-125dB。使用倍频器通常会增加输

20、出的 整体相位噪声。这个增加是由于固有的6*（ 15.5dB ）倍频器的相位增益传输 函数，和内部倍频电路产生的噪声。通过给AD9851输入一个具有低相位噪声 的参考时钟，使用者可以在高达 50Mhz,偏移1Khz到100Khz的范围内，得 到相位噪声性能达到-100dBc/Hz的输出频率。 Programming the AD9851 AD9851包含一个40bit位的寄存器，这个寄存器存储了 32bit的频率控制 字，5bit的相位调制字，倍乘器的使能控制位，以及低功耗功能控制位。寄 存器的装载可以通过串行或是并行模式来完成。一个逻辑高，可以使能某一 个功能；例如，为了将 IC置为低功耗模

21、式，那个控制该功能的特定的bit 位必须置为逻辑高。 熟悉AD9850的使用者会发现，在AD9851和AD9850的编 程方面，仅有一点改变，那就是，data0（并行写入时，时 W0位，串行写 入时时W32在AD9851中包含了一个倍乘器使能控制位（置高有效，置低无 效）。 注意：在并行模式下通过编程字W1或在串行模式下通过编程字W33来将 data1位为高时不允许的（看表 1和表3）。这个bit位是工厂测试模式的 控制位，如果将之置高，那么AD9851的操作将会产生异常。 如果进入了混乱 状态（例如 Pin2从输入引脚改变到信号输出引脚），可以通过断言RESET 引脚，执行退出操作。意外的进

22、入工厂测试模式会发生在这种情形下，在上 电初始化或 AD9851 RESET之后，直接传送了一个FQ_UD脉冲。由于 RESET 并不会将输入寄存器清空，这个FQ_UD永冲会将输入寄存器内上电后得到的 随机值打入DDS核心。这个随机值也许就会启动工厂测试模式或者掉电模式。 在输入寄存器内的值未知的时候，一定不要发出FQ_UD脉冲。 在默认的并行装载模式下，40bit的输入寄存器通过使用8bit宽度的总 线来装载。W_CLK用来以迭代的形式，以每次装载8bit位的形式装载5次， 来填充寄存器。在 FQ_UD勺上升沿，寄存器里面的内容被送到DDS核心，与 此同时，将寄存器里面的写入地址指针指向W0

23、 W_CLK上升沿产生的结果是 以W0开始，装载8bit数据，然后将指针指向下一个到待写入地址处。在从 W0到W4都被装载过后，再有 W_CLK的有效上跳沿将会被忽略，除非RESET 被断言或是FQ_UD上升沿重置了地址指针到 W0处准备下一次8bit数据的装 载。（图13所示）。 在串行模式下，每来一个 W_CLKt升沿，一 bit数据就以串行移位的形 式被打入40bit移位寄存器中。在移位寄存器装满以后，再来额外的W_CLK 上升沿时将会导致寄存器中右面的数据移出数据序列，然后抛弃。从默认的 并行模式进入串行模式（图17）。数据从 W0开始装载，在 W39处终止。一 个需要特别注意的地方是

24、：8bit的并行字（W0 -xxxxxOII-为了防止无意 中的开启倍频器或者进入工厂测试模式，在进入串行模式时，需要立刻用有 效的40bit位的数据将寄存器内的原有数据覆盖。只用使用RESET命令，才 能将数据传输模式从串行切换到并行。 数据的功能配和控制字列在表1和表2中；详细的更新频率，相位， 复位器件，倍乘器使能，掉电与上电的切换等的时序都显示在从图13到图 20中。下面是一个具有下列特性的DDS的编程实例： 1,相位设置为11.25 2，使能倍乘器3，上电选择。4，输出频率10Mhz （系统时钟时180Mhz） 以并行模式，用户需要编程的控制字（由5个8bit字节组成）如下所示： W

25、0 = 00001001 W1 = 00001110 W2 = 00111000 W3 = 11100011 W4 =10001110 如果是以串行模式的话，那么装载40bit位从上面所列出的最高字节 W4开始， （每字节从右向左一次串行装载）到最低字节W0结束。 图14显示的复位的结果 -相位累加器归0,输出为直流信号，0HZ -相位偏移寄存器被设置为0, DAC 的 IOUT=full-scale-output , IOUTB=0 毫安。 -内部编程地址指针复位指向W0 -掉电控制位被置0 （掉电关闭） -40bit位的数据输入寄存器尚未清空 -倍乘器关闭 -并行编程模式被默认选定 进入串行模式的时序，显示在图17中，这是在RESET后默认的装载模式 -并行模式下进行转化的。 只有第一个8bit位的W0以序列xxxxxOII在并行 模式下进行编程装载即可完成并串转化（图17）。这个 W0编程字可以送入 器件通过8bit的数据总线或是通过硬连接来完成（图18）。在串行模式被 激活后，使用者必须按照图19的编程时序来完成编程。 注意：当切换到串模式之后，最好立刻写有效的40bit位的串行字（图19）， 哪怕全都是0,让后给一个有效的 FQ_UD上升沿信号，将存留在 DDS核心里 面的数据全部清空。有效的40bit串行控制字可以是任何值，但是必须保证 W33是 0. 图20显示的