(完整word版)VHDL四路抢答器的设计

1、VHDL四路抢答器的设计设计要求：1. 抢答器同时供N名选手，（此处假设4个）分别用4个按钮SOS3表示。2. 设置一个系统 开始复位”开关S,该开关由主持人控制（当主持人按下该开关后以前的状 态复位并且开始计时抢答）。3. 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存， 优先抢答选手的编号一直保持到主持人将系统清除为止。4. 抢答器具有定时抢答功能，且一次抢答的时间（0-99S）。当主持人启动 开始复位”键后,定时器进行减计时。5. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上

2、显示00。一、概述抢答器的逻辑结构主要由抢答鉴别lock模块、定时模块、译码模块和报警器模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个复位开始”信号，以便抢答器能实现清零和开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键蜂鸣器短暂响起。*方案设计与论证嘿嘿！将该任务分成 N个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、译码模块、报警模块，最后是综合。1.抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢

3、答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入（以时间控制系统的WARN输出信号为信号源）、一个和 时间控制系统”公用的CLEAR端4人抢答输入信号端 S0,S1,S2,S和有一个时钟信号端 CLK这个时钟信号是个高频信号，用以扫描S0, S1, S2, S3是否有信号输入。输出端有对应于S0, S1, S2, S3编号的4个指示灯LED和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP端用于指示S0,S1,S2,S按钮状态（控制计时器停止）。在此模块中高频时钟信号一直作用，此时，若主持人按下CLEAR!卩为开

4、始抢答信号，所有输出端都自动清零。在有效时间范围（N秒）内只要有人抢答，STOP就有高电平输出至 时间控制系统”的STOP端以控制倒计时的停止，并且对应的LCD旨示灯点亮，STATE锁存输出到译码显示模块，用以显示优先抢答人的组号，并锁定输入端 S以阻止系统响应其他抢答者的 信号。当有效时间到了之后还没有人抢答，则记时模块发出报警信号，同时反馈回来给抢答鉴别模块，禁止选手在抢答。2译码模块：将抢答过程中锁存的BCD码转换成7段码用于LED勺显示。3定时器模块：这个模块的输入端有时钟信号 CLK1、系统复位信号CLEAR和个STOP输入信号；输出端有秒 时间状态显示信号高位 HIGH和低位LOW

5、,无人抢答时计时中止警报信号 WARN。这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且在 N秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒内有人抢答，由抢答鉴别模块输出的STOP言号控制停止计时，并显示优先抢答者的抢答时刻，输出一个 信号经WARN传至抢答鉴别系统”，锁存不再让选手抢答。4报警模块：在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内(N秒内)有人抢答或是倒计时到了之后蜂鸣器开始报警，输出SOUND有效电平为高.5在这个模块中是对前4个模块的综合。三.单元电路软件设计及仿真1抢答器鉴别模块VHDL程序及模

6、块：LOCKCLK:CLEARSTHTE5: . OU A R INSOV- EOI:STOPS-XS2S3-1在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和 时间控制系统”公用的CLEAR端4人抢答输入信号端 S0,S1,S2,S和有一个时钟信号端 CLK这个时钟信号是个高频信号，用以扫描SO, S1, S2, S3是否有信号输入。输出端有对应于SO, S1, S2, S3编号的4个指示灯LED和4线2进制输出端STATES (用于锁存当前的状

7、态)，还有一个 STOP端用于指示S0,S1,S2,S按钮状态(控制计 时器停止)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK ISPORT( CLK,CLEAR:IN STD_LOGIC;WARN:IN STD_LOGIC;S0,S1,S2,S3:IN STD_LOGIC;STATES:OUT STD_L0GIC_VECT0R(3 DOWNTO 0);STOP:OUT STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK I

8、SSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLEAR,CLK,S0,S1,S2,S3)BEGINIF CLEAR=1 THEN G=0000;LED=0000;STOP=0;ELSIF CLKEVENT AND CLK=1 THENIF WARN=0 THENIF( S3=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THENG( 3)=1;LED(3)=1：ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THEN G(2)=1;LED(2)=1;ELSI

9、F( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THEN G(1)=1;LED (2)=1;ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THENG(0)=1;LED(3)=1;END IF;STOPSTATESSTATESSTATESSTATESSTATESQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUT=0000000;END CASE;END PROCESS;END ARCHITECTURE TWO;3定时模块VHDL程序及模块：这个模块的输入端有时钟信号CL

10、K系统复位信号CLEAR和一个STOP俞入信号；输出端有秒时间状态显示信号高位 HIGH和低位LOW,无人抢答时计时中止警报信号WARN。这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且在 N秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒内有人抢答,由抢答鉴别模块输出的STOP言号控制停止计时，并显示优先抢答者的抢答时刻，输出一个 信号经WARN传至抢答鉴别系统”，锁存不再让选手抢答。COUNTCLKUARNCLEARHIGHC:3 . . 0 STOPLOUC :3 . . 0 3USE IEEE.STD_LOGIC_UNSIGNED.AL

11、L;ENTITY COUNT ISPORT(CLK,CLEAR,STOP:IN STD_LOGIC;WARN:OUT STD_LOGIC;HIG H, LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLEAR=1 THENHS=1001;LS=1001;WARN=0;ELSIF CLK

12、EVENT AND CLK=1 THENLS=LS-1;IF LS=0000 THENLS=1001;HS=HS-1;IF HS=0000 AND LS=0000 THENWARN=1;HS=0000;LS=0000;IF STOP=1 THENHS=HS;LS=LS;WARN=1;END IF;END IF;END IF;END IF;HIGH=HS;LOW=LS;END PROCESS;END ARCHITECTURE THREE;4报警模块VHDL:在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内(N秒内)有人抢答或是倒计时到了之后蜂鸣器开始报警，输出SOUND有

13、效电平为高.CLEAR SOUNDUARNLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM ISPORT(CLEAR,WARN:IN STD_LOGIC;SOUND:OUT STD_LOGIC); END ;ARCHITECTURE FOUR OF ALARM ISBEGINPROCESS(WARN,CLEAR)BEGINIF CLEAR=1 THEN SOUND=0;ELSIF WARN=1 THENSOUND=1;ELSE SOUND=0;END IF;END PROCESS;END ;*设计电路的仿真波形图1抢答鉴别模块仿真图：2

14、 译码模块仿真图:刖 ! 1 :;i；|LsdJ ； 1511丹: IF3记时模块仿真图: 部分仿真图（1）i0 mi+ CLKnJwwuwLnjrLrLruLruuwuwuuwLrwwwLrLnjLrLnjuuwLnnCLEARiP WART0r2 HIGHH59J(!7Ur IOWIIPgQs0QE0s0aecHH99r$厂?& LSH99ez Mid肚朋肚.0HF9前d崩da羽卩0H91eB5|daLiia|3 .0H99ia)r7W detddCaa3 0HW9KbX7d? dorO|gcp|2 2HOo)(11记时欖躱部井團部分仿真图（2）STOPDi*-CLK0minnwinwnn

15、winnnminnwinwnnwwiiumfwuuiRnfwuinnwinniwuuTOUunmwuinKnnwouuwirf-CLEAR00zrHIGHH 9m；HitTj*KFK4KJK2)()f*-cr LOrH9* HSh99二9)：7IX5：()：3：(?Ki(0於LBH 9g zmjmcocmmmmxmmmmmmmxmmmwoffiooo&wooo&mmmwwmxxc。W 44|dJlk DQH 9ZEmmfflfflomcrtmwwwwwwwffl jfflrafflfflfflsofflfflffloiwwmwmm U/0Hi 9qamm毅mm畑：m灿灿mwjwwfwmwxjm

16、畑伽ww対灿呱疋稠如T MH9i:3I71：*X5：()：S：4报警模块仿真图:i*-WAJVJJk0JLI CLEAR1*3OIJNEIar五主电路连线图:主电路仿真图:tf- fi4D rfQA-a_r li-lauhtnTdkndrarQ4 MindarVHOa：（闻-LT0|4 3F3=ZSBOT ：( JU J W J M J iF K 5B X W X i 6F K K X TD I 6D ：( H ) u= K i0 06i： 5F ：( OT KE1TF6Ff?FM*tn-s4r i aiQaam-妙QjirjinwwMwwuuiRnnoMwiouummnRnnoiowwinw

17、wwuMimjmwdk:dm1P純哪a广3 k砂Mi4N stales Q|iJF3F序UMwaiKoa顾ocoaoo顾阿顾ccoa顾oca勰顾0（帧勰顾顾k匡0H4FEFXIn?TDI40K4bI4FXSIMK”六、心得与体会经过三个星期的EDA课程设计，通过不懈努力，成功地设计出了数字式四路竞赛抢答 器。回首这几周，虽然因为初次涉及EDA技术及MAX_PLUSn软件，对相关知识知之甚少，我们也遇到了很多困难，但是我们在这次实习的过程中都受益匪浅，收获颇丰，甚为欣慰。在这次课程设计的前期，我们先系统地学习了EDA概论，VHDL描述语言和设计应用方面的基础知识，使得能够较熟练地使用MAX_PL

18、USn软件进行设计开发，用原理图输入及VHDL语言等设计输入并编译仿真，同时我们对以往学过的理论知识有了更加透彻的理解。 我们的课题为数字式四路竞赛抢答器，根据电路的特点，我们采用层次化结构化设计，将 此项设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块 合起来调试。在设计的过程中，遇到问题我们先独立思考，查找资料。到自己不能解决的 时候就和其他组研究讨论，向指导老师请教。这样既提高了我们独立发现问题、分析问题、解决问题的能力，又很好地培养了交流合作的精神。但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条 件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异， 从中找出最适合的设计方法。 本实验通过EDA件muxlus2 的实现，让我对VHDI语言有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是 应该自己动手实际操作才会有深刻理解。通过这次设计，进一步加深了