FPGA实验一-计数器

1、精品文档实验题目计数器一、实验内容1、设计一个8位的计数器；2、计数器包含有时钟信号clk、置数端load及置数输入端d_in、始能端en、清零端clr 以及达到最高位100时的初始计数端mi3、进一步熟悉quartusii软件的功能及环境。二、详细设计设计步骤如下：1、设计8位的计数器，计数器包含有时钟信号 clk、置数端load及置数输入端d_in、始能 端en、清零端clr以及达到最高位100时的初始计数端mi;2、编译，查找错误，进入仿真环境；三、仿真结果(1)刚开始有置数load信号时得到的具体仿真图如下：由图可以分析得出计数器包含有时钟信号 clk、置数端load及置数输入端d_i

2、n、始能端en、 清零端clr以及达到最高位100时的初始计数端m；置数时白输入端d_in ,当load端位1时， 输出端out输出为5,可见置数端起到作用。使用modelsim仿真图如下：2欢在下载*，酊仃小虱sk)*，嵋和rmt寸红仙slo?s4nnjateyit/enwh金zsiiittflate/ltzbadl0o/scinfitalag 力50- *，用mulxe/lt/rn10/口 d12：oooni窣理可以着出垦一例盛翻情况同步撬下位高随商0 ns to 221 ns/ hew: 3 ue deita: 2, ：(2)当计数计到100时要求它从10开始继续计数，具体仿真图形如下:

3、砂 eil-e tll kin fir您。m* f箱im.27 mdj iii g n3。出行上 3到以后修鱼运僭in说“in开厢 计虬盖进工状省 忸闱j常利丁一百% ri ft可见编写的计数器在正常计数的情况为0, clr为1时，正常计数。其中en使用modelsim仿真如下：卜是从 5计到100的循环计数器。当en为1, load端 为始能端。1955 ns to 2176 nsnow: 3 us delta: 2所编睚乐为让满后从1口开始计， 京密为立正规计数时为人i oji oofifj四、调试情况，设计技巧及体会通过本次实验我更加熟悉了利用 verilo语言来描述电路，同时熟悉了利用

4、软件仿真电路的 逻辑功能并进行验证和分析。使我对 quartusii有了初步的了解，同时让我了解到硬件可以用 软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。 通过本次实验，除modelsim软件仿真电路以外，我又学会了 quartusii仿真软件的使用，觉得 两个软件各自有各自的优点。五、源程序清单(1) verilog语言编辑的8位计数器：module counter(m,d_in,clk,clr,en,load,out);input clk,clr,en,load;input 7:0 d_in,m;output 7:0 out ;reg 7:0 out;always (posedge clk)beginif(en)begin精品文档if (clr)out=8d0;else if (load)out=d_in;else if(out = 8d100)out=m;elseout=out+1;endelseoutclin5q”，翱 milate/hn10g-j /smitcldlr!/ll7njl12nowinn mcursor i 301 nsprn1 510rk1133-ftffr no一lit -nrr-1l3!rirqi i i 1 i i; 12 us 1 i i ii i| a i i i111 n