8位加法器设计程序过程

1、实验8位加法器设计 一、实验目的 熟悉利用Quartus U的图形编辑输入法设计简单组合电路， 掌握层次化设计 方法，并通过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的 流程。 、实验仪器与器材 计算机1台，GW48-PK2实验箱1台，Quartus II 1套 三、实验内容 1.基本命题 利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成8位 加法器。 2.扩展命题 利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成 8位 加法器。通过时序仿真，比较两种加法器的性能。 四、实验设计思路 按照如图2-1，2-2，2-3设计半加器、全加器、串行级联加法器 设计

2、半加器 图2-1半加器设计图 设计全加器 配提r 图2-2全加加器设计图 设计串行级联8位加法器 图2-3串行级联8位加法器设计图 仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为 /1/10ns。每 20ns 对 a,b 输入口进 行+2操作。所得结果见 图2-8。由图可知延时大约为 dm 岫 TrneB# II 0 CWIT ID m E 0 V 0 JPomtar 10OT * InUg100 m End 0，Q 10 0.1 Ml JOTS ! 10. Op u J 0 2C 2 D 0 4 E 14ns。 图2-4串行级联加法器仿真波形图 对以上的串行级联加法器进行仿真。设

3、置时钟频率为/。每10us对a,b输入口进行+2 操作。所得结果见 图2-4。由图可知延时大约为10us。 五、实验要求 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写 进实验报告 六、实验思考题 （1）与单一设计文件比较，实现层次化设计应注意哪些问题 答：实现层次化设计需要注意的是：假设 B设计中引用A设计，那么需要将 A 设计的工程文件放在B设计的工程文件中，另外，B设计的工程必须要以B的实 体名称对应，不然仿真的时候会出错。 （2）比较图形编辑和文本编辑两种 8位二进制加法器的性能，分析它们的主要 异同点。以下是文本编辑的参考程序。 1）4位二进制数加法器 ADDER4

4、的VHDL苗述 LIBRARYIEEE; USE ADDER4B IS PORT CIN4 : IN STD_LOGIC A4 : IN STD_LOGIC_VECT(ORDOWNTO； B4 : IN STD_LOGIC_VECT(ORDOWNTO； S4 : outstd_logic_vectordownto； COUT4: OUTSTD_LOGIC ENDADDER4B; ARCHITECTUREhav 0FADDER4BS SIGNALSINT : STD_LOGIC_VECT(ORDOWNTO； SIGNALAA,BB : STD_LOGIC_VECT(4RDOWNTO； BEGIN

5、 AA= O BB= O SINT = AA + BB + CIN4; S4 = SINT( 3 DOWNT0); COUT4 CIN, A4 = A(3 DOWNT0), B4 = B(3 DOWNT0), S4 = S( 3 DOWNT0), COUT4 = CARRY_OUT ); U2 : ADDER4B-例化一个4位二进制加法器 U2 PORTMAR CIN4 = CARRY_OUT, A4 = A( 7 DOWNT4), B4 = B( 7 DOWNT4), S4 = S( 7 DOWNT4),COUT4 = COUT ); ENDstruc; 图2-10ADDER8仿真波形图 对

6、以上的ADDER8进行仿真。设置时钟频率为 /。每10us对a,b输入口进行+2操作。 所得结果见 图2-10。由图可知延时大约为 20us。 实验错误小结： Quartus 中仿真时出现 no simulatio n in put file assig nment specify解决 方法 这个错误的意思是：仿真文件没有被指定，要仿真的话先要建一个仿真文件： 情况 1、file - new - 选择 Other file 选项卡 - Vector Waveform File 然后把输入输岀端口加进去，再设置输入的信号，保存，就可以仿真了。 情况 2、如果你之前已经建立过了，就打开 assignments-settings-simulator settings 看里面的有个文本框 simulation input里面是否为空，为空的话就要找到你所建立的Vector Waveform File 文件，是以