基于I2C总线接口的数据采集系统的研究

1、密级： nanchang university学 士 学 位 论 文thesis of bachelor（20042008年）题 目: 基于i2c总线接口的数据采集系统的研究 英文题目: i2c bus interface based on the data collection system on 学 院: 系 别: 工程技术系 专 业: 电子信息工程 班 级: 工程技术本科 学生姓名: 学 号: 指导老师: 起讫日期: 2007-12-222008-07-10 1南昌大学共青学院毕业设计（论文） 致 谢 目录摘要1引言3i2c总线0.1 i2c总线的概念10.2 i2c总线的应用0.3 i

2、2c 总线信号定义以及时序1 arm i2c总线1.1 arm i2c总线的接口电路和时序arm i2c总线的数据传送方式1.2 arm i2c总线的接口的寄存器设置1.3 硬件电路设计1.4 软件设计2 基于arm 12c总线接口模块的数据采集2.2.0 i2c总线典型信号时序及信号模拟子程序2.2.1 系统初始化程序2.2.2 中断程序设计2.2.3 i2c总线的数据采集接收程序设计结束语参考文献基于i2c总线接口的数据采集系统的研究 摘要在以arm s3c44box为核心处理器的新型流量积算仪的设计中，利用arm自带的i2c总线接口模块扩展了a/d转换芯片ads1110，构成高精度数据采

3、集系统。针对高精度数模转换的特点，优化设计了外围电路并给出了相应的软件设计流程。通过软件设计和硬件电路的结合，实现了据采集电路的模块化设计，提高了系统的精度和可靠性。关键词: arm i2c总线 数据采集 1abstractin the design of a new flow totalizinginstrument with arm s3c44box as the coreprocessor, a/d converter chip ads1110 hasbeenextended by using i2c bus interface moduleprovided by arm itself,

4、 thus the data acquisitionsystem with high accuracy is composed. inaccordancewith the feature of high precise a/dconversion, the optimal periphery circuit isdesigned, and the process of the relative softwaredesign is given. by combining software design andhardware circuit, the modularization of desi

5、gningdata acquisition circuits is fulfilled, andtheaccuracy and reliability of the system are enhanced.keywords: arm i2c bus dataa cquisiti 2 引言arm微处理器1 是高性能、 低功耗的32位微处理器，作为核心处理器件正逐渐被应用到仪器仪表行业中。arm集成了丰富的片上功能，主要包括带8k缓存的2.5 v 静态arm 7tdmicpu核、2个通用的dma通道、1个多主机的i2c总线接口、5个pwm定时器和看门狗定时器等这些功能简化了仪表通用外围器件的扩展，

6、大幅度缩短了产品的开发周期。i2c ( inter ic bus) 总线是菲利普公司推出的一种串行外围扩展总线，挂在总线上的各集成电路模块通过一条串行的数据线(sda)和一条串行的时钟线 scl)，按一定的通信协议进行寻址和信息的传输。由于可以将不同功能的电路单元分别挂在i2c总线上，设计者可以很快地用一个功能框图完成一个系统的硬件设计。通常的i2c总线接口已经做到了芯片内部，因此不再需要其他接口电路，通过将有关的电路模块分离或接人i2c总线，可以方便地对系统进行模块化设计和扩展。集成化的寻址和数据传输协议使得系统的结构完全由软件来决定。目前，在仪表和家电产品中，除了带有i2c总线接口的处理器

7、芯片外，带有i2c总线接口的外围扩展芯片也得到了广泛的应用。本文 在 以 arm s3c44box3 为核心处理器的流量积算仪表的设计中，利用arm自带的i2c总线接口模块，扩展用于数据采集的a/d转换芯片ads1110和外围电路，构成数据采集系统，大大简化了数据采集电路的设计，提高了系统的精度和可靠性。 30 i2c总线0.1 i2c总线的概念i2c 总线是一种具有自动寻址，高低速设备同步和仲裁等功能的高性能串行总线。能够实现完善的全双工数据传输，是各种总线中的使用信号线数量最少的。i2c总线只有两根信号线：数据线sda和终线scl。所有进入i2c总线系统中的设备都带有i2c总线借口，符合i

8、2c总线电气规范的特性，只需将i2c总线上所有的节点的串行数据线sda和时钟线scl分别与总线的sda和scl先连即可。各节点供电可以不同，但需共地，另外sda和scl需要分别接上拉电阻。 当执行数据传送时，启动数据发送并产生时钟信号的器件称为主器件；被寻址的任何器件都可看作从器件；发送数据到总线上的器件称为发送器；从总线上接收数据的器件称为接收器。i2c总线是多主机总线，可以有两个或更多的能够控制总线的器件与总线连接；同时i2c总线还具有仲裁功能，当一个以上的主器件同时试图控制总线时，只允许一个有效，从而保证数据不被破坏.i2c总线的寻址采用纯软件的寻址方法，无需片选线的连接，这样就简少了总

9、线数量。主机在发送完启动信号后，立即发送寻址字节来寻址被控器件，并规定数据传送方向。寻址字节由7位从机地址（d7d1）和1位方向位（d0，0/1，读/写）组成。当主机发送寻址字节时，总线上所有器件都将该寻址字节中的高7位地址与自己器件的地址比较，若两者相同，则该器件认为被主机寻址，并根据读/写位确定是从发送器还是从接收器。i2c总线句有多重主控能力，这就意味着可以允许多个作为主控器的电路模块（具有i2c总线接口的弹片机）去抢总线。因此挂接在i2c总线上的集成电路模块的发送器/接收器可以根据不同的工作状态反为住控发送器，主控接受器，被控发送被控接收器。显然，具有i2c总线接口的单片机可以工作在上

10、述4种工作状态中的任一状态，而带有i2c总线接口的存储器（arm或e2prom）模块只能充当被控发送器和被控接收器。图0示出了带有2个单片机和其他一些外围电路模块接入i2c总线的一个实例。在图0-1中，假设单片机a要向单片机b发送信息，单片机a首先作为主控器在i2c总线上发送起始信号和时钟，寻址作为被控器的单片机b，并确立信息传送方向。接着，单片机a作为主控发送器便可通过sda线向被控接收器（单片机b）发送信息，并在信息发送完毕后发送终止信号，以结束信息的传送过程。 4 图0-1 ： i2c总线典型系统示意图 0.2 i2c总线的应用i2c总线为同步串行数据传输总线，用于单片机的外围扩展。图0

11、-2中为i2c总线外围扩展示意图。图中只表示出单片机应用系统中常用的i2c总线外围通用器件，外围设备模块，接口以及其他单片机节点。 5 图0-2 i2c总线外围扩展示意图0-3 i2c总线信号定义在i2c总线上，sda用于传送有效数据，其上传输的每位有效数据均对应于scl线上的一个时钟脉冲。也就是说，只有当scl线上为高电平（scl=1）时，sda线上的数据信号才会有效（高电平表示1，低电平表示0）；scl线为低电平（scl=0）时，sda线上的数据信号无效。因此，只有当scl线为低电平（scl=0）时，sda线上的电平状态才允许发生变化（见图0-3)。 6图0-3 i2c总线信号的时序sda

12、线上传送的数据均以起始信号（start）开始，停止信号（stop）结束，scl线在不传送数据时保持mark(scl=1）。当串行时钟线scl为mark（scl=1）时，串行数据线sda上发生一个由高到低的变化过程（下降沿），即为起始信号；发生一个由低到高的变化过程，即称为停止信号。起始信号和停止信号均由作为主控器的单片机发出，并由挂接在i2c总线上的被控器检测。对于不具备i2c总线接口的单片机，为了能准确检测到这些信号，必须保证在总线的一个时钟周期内对sad线进行至少两次采样。 71 arm i2c总线1.1 arm i2c总线接口电路和时序ar m i2c 总线由一根数据线sda( seri

13、al dataline)和一根时钟线scl(serial clock line)构成，每个电路模块挂在i2c总线的sda和scl线上和主芯片进行数据交换。i2c总线上的接口电路的输人端必须是开漏或集电极开路以具有“与”的功能。在标准模式下，数据传输速度为1 000 kbps，在高速模式下为4 000 kbpsoarm i2c总线的接口电路如图1所示。sda和scl都为双向i/o口线，通过上拉电阻接正电源，在arm i2c总线处空闲时都保持高电平。在时钟线scl保持高电平期间，数据线sda由高电平向低电平的变化标志着起始信号s，而数据线sda由低电平向高电平的变化标志着结束信号p。起始和结束信号

14、通常由主控器发出，在流量积算仪表的设计中，主控器就是arm芯片。图2为arm i2c总线的时序图。 81.2 arm i2c总线的数据传送方式arm i2c 总线接口共有主控器发送、主控器接收、被控器发送和被控器接收4种操作模式。在流量积算仪表的设计中i2c总线接口扩展了数据采集电路，数据采集是由定时器控制完成的，每间隔100 ms进行一次数据采样。在操作模式中主要用到主控器发送模式和主控器接受模式，下面结合这两种模式介绍总线中数据的传送方式。在 ar m i2c总线的数据传送中，进行传输的每个字节数据必须是8位的，而对每一次传送而言，可被传送的字节数没有限制。在主控器发送模式下，主控器先发出

15、起始信号，然后发送一个字节的数据，其中包括7位从地址以决定哪个接收器件被主控器选中和i位的写操作标志位。一个字节的发送操作完成以后，被寻址的接收器件要发送i个ack位作为应答信号，主控器开始发送数据，接收器件每收到一个字节都要发出一个应答信号，直到数据发送完成，再由主控器发出停止信号以结束发送。在主控器接收模式下，主控器依然先发送起始信号，然后是7位从地址和i位的读操作标志位。接收器件返回应答信号后，开始向主控器发送数据，主控器每收到一个字节的数据后也要发出应答信号，数据发送完成后，主控器发出停止信号。图3为arm i2c总线的数据传送方式图。 91.3 arm ic 总线接口的寄存器设置控制

16、arm 12c总线接口需要配置总线控制寄存总线状态寄存器(riicstat )、总线发送接收移位寄存器(riicds )和总线地址寄存(riicadd )这4个寄存器。总线控制寄存器通常在程序开始时配置，包括应答信号和接收发送中断的使能以及发送时钟源的选择等。总线状态寄存器包括模式的选择和起始停止条件的控制等，而数据和地址的发送只需要将数据和地址送到总线发送接收移位寄存器里即可。 102 基于arm 12c总线接口模块的数据采集2.1 硬件电路设计流量 积 算 仪表的数据采集主要是接收流量传感器送出的4 -20 ma的电流信号。为了保证数据采集的精度，同时利用izc总线接口的两线制来简化硬件电

17、路，arm 12c总线接口扩展了一片16位高精度的a/d转换芯片ads1110。电路中al+和ai-为电流信号的输人端，滤波电路和等比例运算放大电路主要起到滤波和电压隔离的作用，防止输入端电流的突变对a/d芯片的影响。输出scl和sda线直接接到arm的iicsda和iicscl引脚。图4示意了数据采集电路。 112.2 软件设计根据 所 设 计的流量积算仪表对流量数据采集的需要，设定每间隔100 ms进行一次采样，连续采样5次后，用算术平均值滤波方法滤波后的值作为最终的采样值，送存储器存储，送lcd显示瞬时流量的值。在流量积算仪表数据采集部分的软件设计中，主要考虑到以下几个方面的程序设计:初

18、始化程序，包括用到的定时器、存储器和中断的初始化程序，以及相应的端口初始化程序;中断程序包括100 ms的定时中断程序和i2c的中断程序;i2c总线的数据接收程序;数字滤波程序。i2c总线典型信号时序及信号模拟子程序i2c总线数据传送时，有起始位（s）、终止位（p）、发送0代表应答位（a）、发送1代表非应答位（a）等信号。按照典型i2c总线传送速率的要求，图817i2c总线数据传送典型信号时序对于i2c总线的典型信号，可以用指令操作来模拟其时序过程。若89c51单片机的系统时钟为6 mhz，相应的单周期指令的周期为2 s，则起始（sta）、终止（stop）、发送应答位（mack）、发送非应答位

19、（mnack）的4个模拟子程序如下：1） 启动i2c总线子程序stasta：setbsdasetbscl；起始条件建立时间大于4.7 snopnopclrsdanop；起始条件锁定时间大于4 snopclrscl；箝住总线，准备发送数据ret(2) 停止i2c总线子程序stopstop：clrsdasetbscl；发送停止条件的时钟信号nop；停止总线时间大于4 s nopsetbsda；停止总线nopnopclrsdaclrsclret(3) 发送应答位信号子程序mackmack：clrsdasetb sclnop；保持数据时间，即scl为高，时间大于40 s nop 12clrsclset

20、b sdaret(4) 发送非应答位信号子程序mnackmnack：setbsdasetbsclnop；保持数据时间，即scl为高，时间大于4.0 s nopclrsclclrsdaret在使用上述子程序时，如果单片机的主时钟不是6 mhz，则应调整nop指令个数，以满足时序要求。 i2c总线数据传送的模拟子程序从i2c总线的数据操作中可以看出，除了基本的启动（sta）、终止（stop）、发送应答位（mack）、发送非应答位（mnack）外，还应有应答位检查（cack）、发送一字节（wrbyt）、接收一字节（rbyt）、发送n字节（wrnbyt）和接收n字节（rdnbyt）这5个子程序。（1）

21、 应答位检查子程序cack在应答位检查子程序（cack）中，设置了标志位。cack中用f0作标志位，当检查到正常应答位后，f0=0；否则f0=1。cack：setb sda；置sda为输入方式 setb scl；使sda上数据有效 clr f0；预设f0=0 movc，sda；输入sda引脚状态 jnc cend；检查sda状态，正常应答cend，且f0=0 setb f0；无正常应答，f0=1cend：clr scl；子程序结束，使scl=0 ret(2) 发送一字节数据子程序wrbyt该子程序是向虚拟i2c总线的数据线sda上发送一字节数据的操作。调用该子程序前，将要发送的数据送入a中。占

22、用 13资源： r0，c。wrbyt：movr0，#08h；8 位数据长度送r0中wlp：rlca；发送数据左移，使发送位入c jcwr1；判断发送1还是0，发送1转wr1 ajmpwr0；发送0转wr0wlp1：djnzr0，wlp；8位是否发送完，未完转wlp ret；8位发送完结束wr1：setbsda；发送1程序段 setbscl nop nopclrscl clrsda ajmpwlp1wr0：clrsda；发送0程序段 setbsclnopnop clrsclajmpwlp1（3） 从sda上接收一字节数据子程序rdbyt该子程序用来从sda上读取一字节数据，执行本程序后，从sda

23、上读取的一字节存放在r2或a中。占用资源： r0、r2和c。rdbyt：movr0，#08h；8位数据长度送r0中rlp：setbsda；置sda为输入方式 setbscl；使sda上数据有效 movc，sda；读入sda引脚状态 mova，r2；读入0程序段，由c拼装入r2中 rlca movr2，a clrscl；使scl=0可继续接收数据位 djnzr0，rlp；8位读完了吗？未读完转rlp ret（4） 向被控器发送n字节数据子程序wrnbyt在i2c总线数据传送中，主节点常常需要连 14续地向外围器件发送多个字节数据，本子程序是用来向sda线上发送n字节数据的操作。该子程序的编写必须

24、按照i2c总线规定的读/写操作格式进行。如主控器向i2c总线上某个外围器件连续发送n个数据字节时，其数据操作格式如下：其中，slaw为外围器件寻址字节（写）。按照上述操作格式所编写的发送n字节的通用子程序（wrnbyt）清单如下：wrnbyt： movr3，numbyt lcallsta；启动i2c总线 mova，sla；发送slaw字节 lcallwrbyt lcallcack；检查应答位 jbf0，wrnbyt；非应答位则重发 movr1，#mtdwrda：mova，r1 lcallwrbyt lcallcack jbf0，wrnbyt incr1 djnzr3，wrda lcallsto

25、p ret2.2.1 初始化程序设计在运 行 用 户的应用程序之前，需要对系统硬件和软件的运行环境进行初始化配置，这些工作由启动程序完成。通常启动程序都是用汇编语言编写的，以下是部分初始化程序:; 设 定 存 储器控制寄存器adr r0 ,initsystemldr rl ，=initsystemsub ro ，rl，r0 ldr rl ，=smrdatasub r0 ，rl，r0idmia r0 ,rl一r13ldr ro，=o x 0ic80000stm ia r0 ，rl一r13 设 定 时 钟控制寄存器nldr r0 ,=locktimeldr rl ，=0xfffstr r l， r

26、0ldr r0 ，=pllconldr r1 ，=( (m _ div12)+(p_div4 )+s_div)str rl， r0ldr ro ,=clkcon ldr rl ，=ox7ff8 15str rl， r0arm 的 中断控制器有向量中断方式和非向量中断方式两种中断模式。本文选取了基于向量的中断方式。当中断请求发生以后，cpu将自动转到相应的中断地址处。所以只需要在中断地址处添加跳转指令跳转到相应的中断服务程序即可。;设 定 中 断跳转b re se th a ndlerbh a nd lerlrqidr p c , =handlerlicldr p c , =handlertim

27、ero2.2.2 中断程序设计中断 程 序 包括中断相关寄存器的配置程序和中断服务程序。定时中断选取了timer0,作为计时器，计数时钟从系统时钟两级分频而来，分别在寄存器tcfg0和tcfg0中设置，而计数的初值在寄存器ttcntb。中设置。timer0从tcntb。开始计数，在时钟的控制下减1，减到0时触发中断，开始数据采集。timer0中断服务程序只要启动timer0即可。i2c中断的触发条件分发送方式和接收方式两种:在发送方式时，发送接收移位寄存器r11cds的数据传输完毕，i2c总线接口向cpu发中断请求，cpu如果接收中断请求，向riicd写人新的数据;在接收方式时，有新的数据写人

28、r11cds寄存器，i2c总线接口向cpu发中断请求，cpu如果接受中断请求，从r11cds读出数据。i2c的中断服务程序就是向r11cds寄存器中读或写数据。以下是timer0和i2c的中断相关寄存器的配置程序。 16void int _init(v oid) rintcon=0x1;rintmod =0x0;rintmsk= -(bit_global bit_timer,bit _iic);pisr _timero=(int)timer0serv;pisr_ iic=(int)iic_serv;2.2.3 i2c总线的数据接收程序设计数据 接 收 程序设计的关键是目标地址的设置。i2c设备

29、不是在读操作过程中设置目标地址而是在写过程里面设置的。利用半个写周期，即当写过程中传输完第一个字节的内容(地址值)后，中止写操作，这样设备的地址buffer里就写进了新设置的地址值;然后开始读操作过程，依次从设备读回设置地址开始的数据。图5为i2c总线的数据接收程序流程图。 17 183 结束语本文 以 arm i2c总线接口和扩展的a/d转换芯片adsi110为核心构建了流量积算仪表的数据采集电路，同时结合arm芯片的编程特点，给出了具体的程序和程序流程图。该设计方案具有如下特点:简化了数据采集电路的设计，提高了系统的稳定性;通过软件和硬件的结合，实现了电路系统的模块化设计;提高了流量积算仪

30、表的采样精度。 4 致谢值此论文完成之际，衷心感谢我的导师虞礼贞教授和何勇福老师对我的谆谆教导。在论文的选题和撰写过程中，严格把关、辛勤指导。他们博学而又谦逊的风度、严谨求实的治学精神、勤勤恳恳的工作态度给我留下了深刻的印象;他们在学术上的高深造诣和人格上的正直高尚将永远是我学习的榜样。感谢周洪亮等同学在平时的学习和课题的研习过程中给予的关心、帮助和进行的有益探讨；感谢在我成长过程中给过我帮助、鼓励和教诲的老师和朋友。 最后，深深地感谢辛勤养育我二十多年的父母一直以来对我学业的支持 19参考文献1 王田苗.嵌人式系统设计与实例开发m.北京:清华大学出版社 ，2002.2 李朝青.单片机原理及接

31、口技术m.北京:航空航天大学出版社 ，1999 .3 谭浩强. c程序设计m.北京:清华大学出版社，1998.4 马忠梅 单片机的c语言应用程序设计. 北京航空航天大学出版社.5.李叶紫 单片机应用教程 清华大学出版社20外文部分 i2c(interintegrated circuit) philips from the bus company is a development of the two-wire serial bus to connect micro-controller and its peripheral equipment. i2c bus produced in the

32、1980s, initially for audio and video equipment development, now mainly used in the server management, including the status of individual components of communication. for example, administrators can query the various components to the configuration management systems or components of the master funct

33、ion, such as power supply and fan system. may at any time monitoring of memory, hard drive, network, system temperature, and other parameters, increase the security of the system to facilitate the management.1 i2c bus featuresi2c bus is the most important advantage of its simplicity and effectivenes

34、s. as components in the interface directly above, the space occupied by the i2c bus is very small, less circuit board space and the number of chip-pin, reducing the cost of the internet. bus length can be as high as 25 feet, and to 10 kbps to the maximum transfer rate of 40 support components. i2c b

35、us another advantage is that its support for more control (multimastering), any of them to carry out sending and receiving equipment can become the main bus. a master control signal transmission and clock frequency. of course, at any point in time there can be only one master. i2c bus by the clock a

36、nd data lines sda scl of a serial bus, can send and receive data. in between the cpu and charged with ic, ic and ic between the two-way transmission, the maximum transmission rate of 100 kbps.various control circuits have been parallel in this bus, but only as the same telephone number to dial their

37、 work, each circuit and module has a unique address, in the process of information transmission, i2c total and online access for each module circuit is a master (or controller), is sent (or receiver), depending on it to complete the function.cpus address code control signal is divided into two parts

38、 and control volume, the code used to address the site, that is connected to the need to control circuit to determine the type of control, control of the decision to adjust the categories (such as contrast, brightness, etc.) and need to adjust the volume. in this way, although linked to the control

39、circuit with a bus, but independent of each other, unrelated.21i2c bus to transmit data in the process of a total of three types of signals, they are: starting signal the end of signal and response signal. signals the beginning: scl to high when, sda from high-to low-level jump, start sending data.

40、signal the end: scl is low when, sda from low to high-hopping, the end of transmission of data.response signal: receiving data in the ic to receive 8 bit data, the data sent to the ic issued a specific low-level pulse, said it has received data. cpu controlled units to send a signal, waiting for a r

41、esponse controlled units sent signals, cpu to receive responses signal, according to the actual circumstances whether or not to send signals to judgement. if no response to signals received by the judge for the failure of controlled units.at present, there are a lot of semiconductor integrated circu

42、its are integrated on the i2c interface. i2c interface with the microcontroller are: cygnal c8051f0xx the series, philipsp87lpc7xx series, microchip the pic16c6xx series. many peripheral devices such as memory chips, also provide monitoring i2c interface.3 bus basic operation i2c protocols use maste

43、r / slave two-way communication. devices to send data on the bus, defined as the transmitter, the device is defined as receiving data receiver. from the main devices and devices can receive and send work in the state. bus must be the main device (usually for micro-controllers) control, the main devi

44、ces have serial clock (scl) control of the bus transfer direction and have a start and stop conditions. sda state of online data only in the low period for the scl to change, scl high for the period, sda state that the change be used to start and stop conditions.2.1 control bytes in initial conditio

45、ns, the control device must be bytes, of which four high for the type of device identifier (different types of chips have different definitions, eeprom general for 1010), and then for three-election , the last one to read and write in, when to 1:00 for reading, 0:00 to write.3.2 write write and writ

46、e bytes divided into two pages to write operation, the pages written in accordance with a chip loading of bytes different to be different. 3.3 reading reading there are three basic operations: current address read, read and random order read. figure 4 gives the order of reading the timing map. it sh

47、ould be noted that: a final reading of the nine clock cycle instead of do not care. to read the end of operation, host must be in the first nine weeks during a stop or conditions in the first nine clock cycle to maintain high-sda, and then issued a stop condition.222) i2c bus definition signals in t

48、he i2c bus, sda for the effective transmission of data, each on the effective transmission of data corresponding to the scl online a clock pulse. that is, only when the scl online for high (scl = 1) when, sda online data signal will be effective (1 high said, that low-level 0); scl line for the low-

49、level ( scl = 0) when, sda online data signal is invalid. therefore, only when the scl line for the low-level (scl = 0) when, sda line to allow state-level changsda online transmission of data are starting signal (start), the stop signal (stop) end, scl lines do not transmit data in the maintenance of mark (scl = 1). when the serial clock scl line for mark (scl = 1), the serial data line sda on a high to low in the change process (falling edge), which is to start signal in a low-to high-change process , called the stop signal.start signal and stop sign