FPGA设计技巧-关键路径

1、FPGA设计技巧如何减少关键路径上的组合逻辑单元数在FPGA中每条关键路径上的逻辑单元都会增加一定的时延。因此为了 保证关键路径能满足时序约束，设计时必须考虑在关键路径上如何减少逻辑单 元的使用。下面的例子说明了如何减少关键路径上的逻辑单元个数。首先假设“critical”所经的路径是一条关键路径，在下面的例子中“critical”经过了 2个逻辑单元。teg nul r粧iRlwHyii Qi i ：n nr in ur cnik-AI t immidl lirginif Ccrilicvl f. nonrriiit.nUOUt tvg ilhl t fl-ls#am rR rzin2( A

2、ridnjuiyw(pa*#甘p* eHO氛il nLpirnd为了减少“ critical”所经过的逻辑单元数，对程序进行如下的修改,使“ critical ”经过的逻辑单元变为1个。reg out tempsFfl nut-ree 3uxayiv liml or m2 or noncriliciD brginif (Mncritic&l)HUl t-FITIp 311 I； eheout itnip - m21 tndalways m2 oror cnit-irrn|jbe 律 ini( (crkimJ)1out rrjR ：T. rcfjin Ze rndWAy t XPSnclr 1斥

3、申IInut =om 叶百 t erwl资源共享资源共享能减少宏单元的使用数量，因此在设计时同样可以通过编写合适的程序来达到资源共享的目的。下面举一个简单的例子来说明。F面是1个二选一选择器和2个加法器reg swmjref suml s性胡杵12 liwnK U or b)beginsunn 1 = a-Ij iend曲鼻严 Cc nr d)be訓ftuim2c+d fen.r utti ) or jsurn2 Jbe的U bd)umEdumJ iMJnrewd为了能够加大资源的利用率，重新书写代码已达到资源共享目的ref 艸mp 11t 邙ilnr n c)Leg i ilif lernp

4、l = ft；cisttempi =bi endilwiyi (a (nl or b or d)bfffinif 4 (en|2 =umpndjlI ways CpoFcdjec cEk)beginqltempiend可以重新书写代码达到组合逻辑复制的目的W：rt Ttrn pl ; M-ft tin p2;RWp I - ?| L it r; 祚引日11 h*ni 卩 2= A fi b &, rs Jwftya 电 (posedgr rlkIw訥if (cnq3 = Kmp2(ejid延clkjhe 艮 inql = Prop 11end复制触发器为了优化设计，可对大扇出信号的触发器进行复

5、制。因为大扇出信号能 减缓布线速度，并增加布线的难度。可以通过复制触发器解决2个问题：减小扇 出，缩短布线延迟；复制后每个触发器可以驱动芯片的不同区域，有利于布线。 下面给出复制触发器的例子。tri end = rri -mprtld0uc= (rridniMini*ba修改设计代码，可将触发器进行复制，降低tri_end的扇出reg, tri riL tn_en21A|wiiy?i (|KJ5*tlf；e rlLt)tri tr rJ = Irien endtil wiyp 华 fC ；k 1b堆inUi rnj* tri .tnjendsiwiiijjn cujtTl 1 ： ：= Wmt

6、 ? dsitninC I ； ；&b庶bmb21=CtricnZ)? AafiunC23t 1211 +l i阶层化设计随着人们设计的电路的逻辑越来越复杂，采用传统的平坦式设计来设计 电路，已经不能满足设计人员的要求。因此出现了阶层化设计，即将设计任务分 解到可控制模块中的方法形成阶层结构。采用阶层化设计有利设计的保存、继承。 对每一个功能模块，设计人员可以建立通用的功能模块库， 既便于与其他功能模 块接口，又可以再次使用，避免重复劳动。在将一个设计划分为几个模块时，最 好以寄存器作为划分模块的边界。 这样有利于综合器综合出速度更快的电路。 下 面这个例子说明了如何寄存模块的输出。rejc a1 .bl Hi ys 岭 1 (Jctsexl呂l Mb 1