毕业设计（论文）HDB3码编译码电路的设计

1、hdb3码编译码电路的设计（陕西理工学院 电信工程系 通信041班，陕西 汉中，723000）摘要：在数字通信中,选择合适在信道中传输的码型是十分重要的,hdb3码（三阶高密度码）是比较常用的信道传输码型,因此hdb3码的编译码就显得非常重要。通过对hdb3编译码原理的分析，提出了一种基于可编程逻辑器件epm7064lc84-15实现hdb3编译码的方法，给出了软件设计流程、原理图和仿真波形。编译码器已通过硬件下载、测试，可用于实际电路中。此方法中由于cpld可重复编程的特点，可对其进行在线修改，便于设备的调试和运行。关键词：三阶高密度码；复杂可编程逻辑器件；编译码design of hdb3

2、 encoding and decoding circuit gaoniniinstructor：long guangli(grade 04 class 1 major of communication engineering department of electronics and information engineering shaanxi university of technology， hanzhong of shaanxi province,723000)abstract: in digital communication, it is very important for t

3、ransmitting quality.hdb3 is the abbreviation of high density bipolar 3.its used in digital transmission,so its important to design circuit of hdb3.by analyzing the principle of hdb3 encoding and decoding,this paper gives a novel hdb3 encoding method based on epm7064lc84-15 and the flow of software d

4、esign、schematic diagram and the simulated waveform of hdb3 encoder and decoder.downloading and testing shows that this encoder and decoder has stable performance and therfore can be applied to circuitry.since cpld can be reprogrammed,it can be repaired online,thus making it convenient to debug and r

5、un the equipment.key words: hdb3；cpld；encoding and decoding 目 录摘要：iabstract:ii第1章 绪 论21.1 课题背景21.1.1 eda技术 简介21.1.2 maxplusii 简介21.1.3 hdb3码 简介3第2章 方案论证42.1 方案一：基于 xc9572的hdb3编译码器42.2 方案二：基于cpld的hdb3编解码器5第3章 hdb3编译码电路的设计73.1 hdb3编码器的设计73.1.1 hdb3编码器原理73.1.2 hdb3编码器的设计83.2 hdb3译码器的设计113.2.1 hdb3译码器的原

6、理113.2.2 hdb3译码器的设计123.3 引脚锁定13第4章 编程下载和测试14结 论15致 谢16参考文献17附 录a18附 录b19第1章 绪 论1.1 课题背景1.1.1 eda技术 简介eda（electrical design automation,电子设计自动化）技术是现代集成电路及电子整机系统设计科技创新和产业发展的关键技术。当前集成电路技术已进入超深亚微米工艺和片上系统（soc）阶段，集成化、微型化和系统化的趋势使得集成电路设计及以集成电路为核心的电子系统设计成为一个庞大的系统工程，离开eda技术集成电路及电子系统设计将寸步难行。 eda技术教学是培养高素质电子设计人才

7、，尤其是ic设计人才的重要途径。eda技术的迅速发展，使我国高校电子技术的教学面临严峻挑战，它对教学思路、内容、方法和实验手段等都提出了新的要求。近几年，许多高校正在探索新的面向21世纪的教学方法，引进电子技术的新发展成果，开设eda课程，加强eda实验手段，少数重点高校还获得了教育部试点投资，建立起eda实验室和重点教学基地。概括起来，国内高等院校开展的eda教学内容主要是在电子、通信类等课程中借助一些eda工具软件进行演示或要求学生利用工具软件达到设计或分析等要求。例如，在电路分析、数字电路和模拟电路等课程中使用ewb电路辅助设计和分析软件、matlab专用分析软件和pspice通用电路分

8、析设计软件等进行电路的交直流分析、频率响应分析、容差分析及电路与电子线路分析设计；在通信电路、通信原理等专业课程,使用systemview软件进行通信系统动态仿真分析。1.1.2 maxplusii 简介max+plus ii是美国altera公司开发可编程逻辑器件的集成环境软件包。该软件提供了一种与工作平台无关,与结构无关的设计环境,用户无需精通可编程逻辑器件内部的复杂结构(视为黑匣子), 只要从集成软件包元件库中调入电原理图(软件包中有近300个预制宏逻辑元件,可用来实现各种数字逻辑,其功能可以涵盖绝大部分ttl电路或通用cmos电路),再作元件间连线,当打开橡皮筋功能键后 ,元件移动过程

9、中连线就像橡皮筋那样保持着,给出输入或输出引脚标称,然后作自动编译、自动多器件的划分、自动逻辑化简,模块自动试配(找合适的芯片, 自动分配输入输出引脚),定时仿真和分析,自动错误定位(以红框显示错误所在位置)、器件编程和验证,以及综合的在线求助系统;当然也可用模块化高级语言ahdl的布尔逻辑方程式、组合逻辑、时序逻辑或综合逻辑式来描述实现复杂的设计, 并支持输入状态机和真值表输入法;还可用波形设计输入,最适合于时序和重复的函数。尤其create default symbol功能,可把当前文件升级成一个元件对待, 这对常用的通用部件可作一个元件模块处理,这对复杂设计特别有用。从altera,am

10、d,lattice及xilinx四大公司的软件使用比较,altera 软件包是最好的。可编程逻辑器件可用lt-48、lp-10、all-11、all-07、all-03加芯片适配器, 在万用编程器上对器件烧录。1.1.3 hdb3码 简介a律pcm四次群 以下的接口码型均为为hdb3码。hdb3码是ami码的改进型，称为三阶高密度双极性码，它克服了ami码的长连0串现象，有利于提取位定时信号。第2章 方案论证对hdb3码编译码器的设计，本文提出了两种方案，分别如下所论。2.1 方案一：基于 xc9572的hdb3编译码器211 xc9572 器件介绍xc9572是xilimx公司生产的一款高性

11、能可编程逻辑器件。它内含4个36v18功能块，并具有1600个可用系统门。其系统结构如图所示。从结构上看，xc9572包含三种单元，即宏单元、可编程i/o单元和可编程内部连线。xilimx xc9572器件结构如附录a 所示。其主要特点如下：所有可编程管脚间的脚对脚延时均为5；系统的时钟速度可达到125mhz；具有72个宏单元和1600个可用系统门；可编程次数为10000次；可采用5v在线编程和擦除；拥有强大的管脚锁定能力；每个宏单元都具有可编程低功耗模式；未用的管脚有编程接地能力；提供有编程保密位，可对设计提供加密保护以防止非法读取；外部i/o引脚与3.3v和5v兼容。212 hdb3的编解

12、码及实现原理用xc9572实现hdb3编译码设计主要有编码、时钟提取和译码三部分组成。其中编码部分是根据hdb3编码原理把二进制的时钟和数据信号编码成两路单极性的hdb3码输出。hdb3编码原理框图如图2-1所示。图2-1 hdb3编码原理框图时钟提取是译码的关键部分,原理是32.768mhz时钟提两路hdb3单级性码的上升沿,并形成宽度2倍于32.768mhz时钟周期宽度的脉冲,然后用此脉冲复位32.768mhz始终的16bit计数器,最后根据16bit计数器的结果产生2.048mhz时钟.译码部分比较简单.它根据hdb3码的特点首先检测出极性破坏点,即找出4连零码中添加v码的位置(破坏点位

13、置),其次去掉添加的v码,最后去掉4连零码中添加v码以将其还原成单极性不归零码.hdb3码译码原理框图入图2-2所示.图2-2 hdb3码译码原理框图hdb3码(三阶高密度双极性码),是基带电信设备之间进行基带传输的主要码型之一.它的主要特点是易于提取时钟、不受直流特性影响、具有自检能力、连时钟提取令串小于3个等.e1信号是我国和欧洲国家电信传输网一次群使用的传输系统。e1信号由32个64kbps的pcm话路经过时分复用形成。ccitt建议g.703标准详细规定了hdb3码用于e1信号的标准。用xc9572实现e1信号的hdb3编解码电路比较简单，而且无需可调整外围电路。本设计使用了pc44封

14、装形式的xc9572可编程逻辑器件共有30个可编程i/o引脚、6个电源引脚和4个jtag引脚。整个设计使用了xc9572器件80%的容量。用xc9572实现hdb3编译码电路原理图如附录b所示。213 hdb3编译码电路原理图在根据上述原理实现hdb3编解码的附录b电路中，bnc1插头送来的hdb3信号经变压器t1、u4及外围器件组成的单双变换电路后将转换成两路单极性码并送给可编程逻辑电路xc9572 u5的43，44脚，然后经过可编程逻辑电路内部解码后，从可编程逻辑电路xc9572 u5的24、25脚输出数据和时钟。从u5的26、27引脚输入的数据和时钟经其内部编码后，将从其2和8脚输出，而

15、后再经过u3以及外围器件和变压器t1组成的单双变换电路形成hdb3码，并从bnc2插头输出。2.2 方案二：基于cpld的hdb3编解码器221 cpld 介绍cpld是complex pld的简称，顾名思义，其是一种较pld为复杂的逻辑元件。cpld是一种整合性较高的逻辑元件。由于具有高整合性的特点，故其有性能提升，可靠度增加，pcb面积减少及成本下降等优点。cpld元件，基本上是由许多个逻辑方块（logic blocks）所组合而成的。而各个逻辑方块均相似于一个简单的pld元件（如22v10）。逻辑方块间的相互关系则由可变成的连线架构，将整个逻辑电路合成而成。 常见的cpld元件有alte

16、ra公司的max5000及max7000系列。cypress的max340及flash370系列等，一般来说cpld元件的可逻辑闸数(gate count)约在10007000 gate 之间。222 hdb3编译码规则hdb3码是ami码的改进型，称为三阶高密度双极性码，它克服了ami码的长连0串现象，有利于提取位定时信号。其编码规则如下：（1）当信码的连“0”个数不超过3 时，仍按ami 码的规则编，即传号极性交替；（2）当连“0”个数超过3 时，则将第4 个“0”改为非“0”脉冲，记为+v 或-v，称之为破坏脉冲。相邻v 码的极性必须交替出现，以确保编好的码中无直流；（3）为了便于识别，

17、v 码的极性应与其前一个非“0”脉冲的极性相同，否则，将四连“0”的第一个“0”更改为与该破坏脉冲相同极性的脉冲，并记为+b 或-b；（4）破坏脉冲之后的传号码极性也要交替。例如：代码： 1000 0 1000 0 1 1 000 0 l 1ami 码： -1000 0 +1000 0 -1 +1 000 0 -1 +1hdb3码： -1000 -v +1000 +v -1 +1 -boo -v +l -1其中的v 脉冲和 b 脉冲与1脉冲波形相同，用v 或b 符号的目的是为了示意是将原信码的“0”变换成“1”码的。hdb 3 码的编码规则比较复杂，但译码简单。每一个破坏符号v 总是与前一非0

18、 符号同极性，从收到的符号序列中可以容易地找到破坏点v，于是也断定v 符号及其前面的3 个符号必是连0 符号，从而恢复4 个连0 码，再将所有-1 变成+1 后便得到原消息代码。综上方案一和方案二可知，在设计方法上方案二较方案一简单、价格便宜，通俗易懂；在性能调试方面后者也较前者灵活，且稳定可靠。所以，本文采用方案二对hdb3编解码电路进行设计。第3章 hdb3编译码电路的设计3.1 hdb3编码器的设计3.1.1 hdb3编码器原理在数字通信系统中，有时不经过数字基带信号之间的变换，只由终端设备进行信息与数字基带信号之间的变换，然后直接传输数字基带信号。数字基带信号的形式有许多种，在基带传输

19、中经常采用ami码（符号交替反转码）和hdb3码（三阶高密度双极性码）。1传输码型：在数字复用设备中，内部电路多为一端接地，输出的信码一般是单极性非归零信码。这种码在电缆上长距离传输时，为了防止引进干扰信号，电缆的两根线都不能接地（即对地是平衡的），这里就要选用一种适合线路上传输的码型，通常有以下几点考虑：（1）在选用的码型的频谱中应该没有直流分量，低频分量也应尽量少。这是因为终端机输出电路或再生中继站都是经过变压器与电缆相连接的，而变压器是不能通过直流分量和低频分量的。（2）传输型的频谱中高频分量要尽量少，这是因为电缆中信号线之间的串话在高频部分更为严重，当码型频谱中高频分量较大时，限制了信

20、码的传输距离或传输质量。（3）码型应便于再生定时电路从码流中恢复位定时，若信号连“0”较长，则等效于一段时间没有收脉冲，恢复位定时就困难，所以应该使变换后的码型中连“0”较少。（4）设备简单，码型变换容易实现。（5）选用的码型应使误码率较低。双极性基带信号波形的误码率比单级性信号低。根据这些原则，在传输线路上通常采用ami码和hdb3码。2 ami码用“0”和“1”代表传号和空号。ami码的编码规则是“0”码不变，“1”码则交替地转换为-1和+1。当码序列是100100011101，ami码为：+100-1000+1-1+10-1。通常脉冲宽度为码元宽度的一半，这种码型交替出现正、负极脉冲，所

21、以没直流分量，低频分量也很少，它的频谱如图8-1所示，ami码的能量集中于f0/2处（f0为码速率）。这种码的反变换也很容易，在再生信码时，只要将信号整流，即可将“-1”翻转为“+1”，恢复成单极性码。这种码未能解决信码中经常出现的长连“0”的问题。3 hdb3码的编码规则hdb3码的编码规则是：当没有4个或4个连续的“0”码时，就按ami码规则编码；当出现4个或4个连续的“0”码时，每4个连续“o”的第一个“0”的变化应视它前面相邻的“1”的情况而定，如果它的前一个“1”的极性与前一个破坏点的极性相反而本身就是破坏点，则4个连续的“0”的第一个仍保持“0”；如果它的前一个“1”的极性与前一个

22、破坏点的极性相同而本身就是破坏点，则第一个“0”改为“1”。这一规则保证了相继破坏点具有交替的极性，因而不会引入直流成分。4个连续“0”的第2，3个总是“0”。4个连续的“0“的第4个改为“1”，而极性与它前一个“1”的极性相同（破坏点极性交替规则）。在接收端，如果相继接收到两个极性相同的“1”它的前面有3个连续的“0”则将后一个“1”改为“0”如果它的前面有2个连续的“0”，则将前后两个“1”改为“0”，这样就恢复了原来的数据信号。4 hdb3码编码原理框图如图3-1所示 图 3-1 hdb3码编码原理框图3.1.2 hdb3编码器的设计1. 5级伪随机码的产生：用原理图输入法，5级伪随机码

23、电路如图3-2所示图3-2 5级伪随机码电路对以上伪随机码电路图进行编译、时序仿真，最后包装入库。则5级伪随机码的时序仿真图和包装入库元件分别如图3-3，3-4所示。图3-3 5级伪随机码的时序仿真图3-4 5级伪随机码的包装入库元件2. hdb3编码电路的设计，hdb3编码电路如图3-5所示。在同步时钟的作用下，输入的nrz码流经过hdb3编码电路输出两路单极性码，这两路单极性码再送到“单/双极性变换”电路，产生出双极性归零码。实验板上已设有单/双极性变换电路。图3-5 hdb3编码电路3hdb3编码原理图输入电路的设计综上5级伪随机码和hdb3编码电路的包装入库元件，可用原理图输入hdb3

24、编码器电路，如图3-6所示。图3-6 hdb3编码器电路通过对hdb3编码器电路编译，时序仿真和包装入库。则hdb3编码器的时序仿真图和包装入库元件分别如图3-7，3-8所示。图3-7 hdb3编码器的时序仿真图图3-8 hdb3编码器的包装入库元件3.2 hdb3译码器的设计3.2.1 hdb3译码器的原理从hdb3编码原理可知信码的v脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中可以很容易辨认破坏点v,于是断定v符号及前面三个符号必是连“0”符号，从而恢复四个连“0”码，即可以得到原信息码。hdb3译码的电路原理框图如图3-9所示。图3-9 hdb3码译码原理框图框图的各部分功

25、能如下：（1）双/单极性变换电路传输线来的hdb3码加入本电路，输入端与外电路匹配，经电压比较器将双极性脉冲分成两路但极性的脉冲。（2）判决电路本电路选用合适的判决电平去除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空的两路信号，相加后成为一路但极性归零信码。送到定时恢复电路和信码再生电路。（3）破坏点检测电路本电路输入h+和h- 两个脉冲序列。由hdb3编码规则已知在破坏点出会出现相同极性的脉冲就是说这时b+和b-不是依次而是连续出现的，所以可以由此测出破坏点。本电路在v脉冲出现的时刻有输出脉冲。(4)去除取代电路 在v码出现的时刻将信码流中的v码及它前面的第三位码置为“0”

26、，去掉取代节之后，再将信号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信码再生功能。（5）定时是恢复电路由随机序列的功率谱可知，次功率谱中包含连续谱和离散谱。若信号为双极性并且两极性波形等概率出现时p=1-p,则在的表达式中后两项为0，没有离散谱存在，这对于定时回复是不利的。所以先将信码整流为单极性吗码，在送入到定时恢复电路，用滤波法有信码提取位定时。3.2.2 hdb3译码器的设计用原理图输入法：hdb3码的译码的实际电路如图3-11所示，而其中的hdb3-off模块内部电路如图3-10所示。图3-10 hdb3-off模块内部电路图3-11 hdb3码的译码的实际电路对图3-1

27、2 hdb3码的译码的实际电路进行编译，时序仿真，最后包装入库。则hdb3译码器时序仿真和包装入库元件分别如图3-12和3-13所示。图3-12 hdb3译码器时序仿真图3-13 hdb3译码器包装入库元件3.3 引脚锁定以上对hdb3编译码器的仿真测试正确无误，就应该将设计编程下载到选定的目标器件中作进一步的硬件测试，以便最终了解设计项目的正确性。这就要根据开发板的要求对设计项目的输入输出引脚赋予确定的引脚号，以便对其进行测试。通过选择max+plus iicomplier菜单，进入编辑窗口，然后在“assign”项中选择“pin/location/chip”选项在弹出的窗口中输入要锁定的引

28、脚。最后进行全程编译，就将引脚信息编辑进去了。则引脚锁定表如表3-14所示。表3-14 引脚锁定表node namepinclk1683nrz516clk812hx17hy21hxy20clkout64第4章 编程下载和测试选“max+plus ii”选项中的“programmer”项。在programmer 窗口中选“option ”项中的硬件设置项“hardware setup”，在其下拉窗口中选 “byteblaster(mv)”。将实验板连接好，接好电源，单击“configure”即可进行编程下载。下载完备，下载界面如图4-1所示。 图4-1 下载界面hdb3编码实现使用的cpld/f

29、pga为u1，全局时钟为16.9344mhz（83p），hdb3时钟为8.4672mhz（28p）伪随机码为5级（5p），hdb3的两路单极性归零码输出hx（17p），hy（21p），最终的hdb3双极性归零码从j31输出。hdb3译码实现使用的cpld/fpga为u2，hdb3编码结果作为译码信号源，利用同轴电缆连接j31和j32，短接sw32的1-3，2-4，将极性分离后的hx、hy送到u2。短路clk-j15的3-4，将恢复的8.4672mhz同步时钟送到u2全局时钟12p，在进入hdb3-off模块前需要加延迟，并由p64作为引出端，hxy单极性合成码由p20引出，译码后的5级nrz伪随机码由p60引