加法器试验报告0001

1、重庆大学光电工程学院系列课程 实验报告本 课程名称 可编程逻辑电路技术 实验学期 2015 年至 2016 第1 学期 学生所在学院 光电工程学院 年级 13 级 专业班级 光电信息科学与工程 学生姓名 任宁（ 02 班） 谭静（ 03 班） 学号 20123060 20133093 指导教师签名 李敏 实验最终成绩 重庆大学光电工程学院教学实验中心制 实验题目 加法器实验 实验时间 2015/10/26 实验地点 主教 1118 实验成绩 实验性质 验证性 设计性 综合性 教师评语： 出勤率好原理正确 方案合理 实验结果正确 回答问题正确 报告规范 一、实验目的 1、熟悉 Quartus软件

2、和 HN FPGA11 实验箱操作。 2、熟悉可编程器件开发流程。 3、巩固 VHDL 语言。 4、掌握层次化设计方法。 二、实验内容 用层次化设计方法设计一个四位加法器： 1、顶层用原理图输入方式，底层用文本输入方式，用结构体的三种方法分 别实现。 2、仿真，分析结果，绘制波形。 3、绑定引脚，在教学实验箱上完成相应的接线、下载和分析结果。 二、实验原理 用硬件描述语言设计四位加法器，高、低电平分别用 1、 0表示，输出结果连 接到 LED 灯上显示。 三、使用仪器、器材 (1)PC 机一台， HP-FPGA11实验箱一套。 (2) Quartus软件。 四、实验步骤 1.用文本输入设计一个

3、带进位输入二位全加器。 2.检测该全加器是否达到预期效果。 3.在图形输入中将四个二位全加器连线。 4.仿真下载，检验程序。 五、实验过程原始记录(数据、图标、计算等) 加法器程序如下： 1、数据流描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ENTITY ADDER is port (A:IN STD_LOGIC; B:IN STD_LOGIC; CIN:IN STD_LOGIC; S:OUT STD_LOGIC; CO:OUT STD_LOGIC); END ADDER; ARCHITECTURE PART1 OF ADDER IS BEGI

4、N S = A xor CIN; CO = (CIN and A)or(CIN and B)or(A and B); END PART1; 2、结构描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TEMP IS PORT (A3,B3: IN STD_LOGIC; C3: OUT STD_LOGIC); END TEMP; ARCHITECTURE PART2 OF TEMP IS BEGIN C3=A3 OR B3; END ARCHITECTURE PART2; LIBRARY IEEE; USE IEEE.STD_LOGIC_1

5、164.ALL; ENTITY H_ADDER IS PORT(a1,a2: IN STD_LOGIC; co1,so1: OUT STD_LOGIC); END H_ADDER; ARCHITECTURE PART1 OF H_ADDER IS BEGIN SO1=a1 XOR a2; co1A, a2=B, co1=d, so1=e); U2:H_ADDER PORT MAP (a1=e, a2=CIN, co1=f, so1=S); U3:TEMP PORT MAP (A3=d, B3=f,C3=CO); END ARCHITECTURE PART; 3、行为描述： LIBRARY IE

6、EE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADDER IS PORT(A,B,C:IN STD_LOGIC; CO,SO:OUT STD_LOGIC); END ENTITY ADDER; ARCHITECTURE PART OF ADDER IS BEGIN PROCESS(A,B,C) BEGIN IF A=0 AND B=0 AND C=0 THEN CO=0;SO = 0; ELSIF A=0 AND B=0 AND C=1 THEN CO=0;SO=1; ELSIF A=0 AND B=1 AND C=0 THEN CO=0;SO=1; ELSI

7、F A=0 AND B=1 AND C=1 THEN CO=1;SO=0; ELSIF A=1 AND B=0 AND C=0 THEN CO=0;SO=1; ELSIF A=1 AND B=0 AND C=1 THEN CO=1;SO=0; ELSIF A=1 AND B=1 AND C=0 THEN CO=1;SO=0; ELSIF A=1 AND B=1 AND C=1 THEN CO=1;SO=1; END IF; END PROCESS; END PART; 检测无误后，在图形输入中将四个加法器连接，电路图如下： 上述电路图由四个全加器相连而成， 每个全加器实际上是由两个半加器和一个或 门组成。其中 S1、S2、S3、S4 分别第一位、第二位、第三位及第四位的输出结 果,同理 CO则表示对应的位次是否存在进位（ 1表示有进位）。其结果（ S 和 CO）最终依次用 LED灯显示。 对其进行仿真，仿真图如下： 可以知道，仿真达到预期效果。 设置引脚后，下载到实验箱，引脚图如下： 拨动开关，观察实验箱上 LED 灯的显示情况，可以