集成电路设计基础期末考试复习题

1、全部复习题均可在教材上找到参考答案！ ！! 1. 摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。 2. 摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。 3. 图形的加工是通过光刻和刻蚀工艺完成的。 4. 在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。 5. 形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 6. 实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选 择，则需要n位m选一多路器。 7. 在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。 8

2、. 版图设计规则可以用两种形式给出：微米规则和入规则。 9. 常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是 开发多晶硅技术。 10. 要实现四选一多路器，应该用2位二进制变量组成 4个控制信号，控制 4个数据的选 择。 11. 摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特 征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。 12. 缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以 使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的 性能/价格比，使产品更具竞争力。 13.

3、N阱CMOS主要工艺步骤：衬底硅片的选择t制作n阱宀场区氧化宀制作硅栅宀形成 源、漏区t形成金属互连线。 14. 解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构， 避免发射区离子注入对硅表面的损伤。 15. n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n 3/2 ；根据瞬态特性设计： Kr=KN/KP=n 。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n -3/2 ；根据 瞬态特性设计： Kr= Kr=KN/KP=1/ n. 16. CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬 底掺杂浓度增大 K倍；电源电

4、压下降 K倍。CV等比例缩小定律要求器件的所有几何 尺寸都缩小K倍；电源电压保持不变；衬底掺杂浓度增大aK倍，以便使内部的耗尽 层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压 减小a /K倍（1VaV K ）,衬底掺杂浓度增大a K倍，使耗尽层宽度和器件尺寸一样 缩小。 17. 正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。 18. 先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离 技术。 19. 存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。 20. 要使电路正常工作，时钟信号为低电平的时

5、间必须大于电路的上升时间。 21. 制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多 晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。 22. BiCMOS 技术的特点？ 23. MOS存储器主要分为哪两大类 ？随机存取存储器 RAM的可分为：动态随机存取存储 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41. 42. 器和静态随机存取存储器。 如果构成CMOS反相器的NMOS和PMOS管参数不对称，则反相器的直流电压传输 特性曲线将发生变化。在 VTN=-VTP 的情况下，如果 K

6、r=1，贝U Vit=0.5VDD ;如果 Kr 1,贝U Kr=KN/KP=1/n 。 常用掺杂方法：扩散和离子注入。 PN结隔离SBC结构工艺流程：衬底材料制备t埋层的形成tN型外延层的形成t隔 离区的形成t晶体管基区的形成t晶体管发射区和引线孔的形成t金属化的形成。 集成电路的加工过程的三种基本操作：形成某种材料的薄膜；在各种材料的薄膜上形 成需要的图形；通过掺杂改变材料的电阻率或杂质类型。 NMOS晶体管可分为两种类型：增强型 NMOS和耗尽型NMOS。 N+埋层的两个作用：减小晶体管集电区串联电阻和减弱寄生PNP管效应。 输入缓冲器两方面作用：作为电平转换的接口电路和改善输入信号的驱

7、动能力。 在门电路中，要使速度不退化，则串联管子的导电因子要增大n倍，获得最佳性能的设 计是：KNeff=KPeff。 形成材料薄膜的方法：化学汽相淀积（CVD ）、物理汽相淀积（PVD ）和低功耗方法。 版图设计规则给出了三种尺寸限制： 、同一层次图形之间的最小间距、 不同层次图形之间的对准容差，或叫套刻间距。 形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。 在驱动很大的负载电容时，需要设计合理的输出缓冲器，需满足：提供所驱动负载需 要的电流、使缓冲器的 最小。 为了保证电路能正常工作，一般对电路的输入逻辑电平有一个允许的变化范围，在这 个输入电平的变化范围内，可以

8、保证输出逻辑电平正确。允许的输入电平变化范围就 是电路的 逻辑摆幅 。 QCE等比例缩小定律要求电源电压减小a/K倍（1 VaV K）,在选择a时可以根据实 际应用需要分为高性能方案和低功耗方案。 PMOS晶体管可以分为：增强型 PMOS和耗尽型PMOS。 IC工艺进入超大规模时代以后，SBC工艺已不能满足集成电路发展的需要，主要有三 个原因：SBC结构晶体管管芯面积大，集成度低；SBC结构晶体管面积大，导致寄生 电容大，因此大大降低了电路的速度；由隔离墙P型区引入的PNP寄生晶体管可能导 致闩锁效应。 对CMOS反相器的直流噪声容限有三种不同的定义方法：由极限输出电平定义的噪声 容限；由单位

9、增益点定义的噪声容限；由反相器逻辑阈值定义的最大噪声容限。 由于CMOS电路具有最大的逻辑摆幅、噪声容限大，一般CMOS电路的设计主要是 考虑速度和面积要求。 在晶体管的EM模型中，端电流和端电压之间的关系。 发射结注入电流 生电结汗入电流 “讥叫羽-1 Zc卜杵卜. 43. 影响MOS晶体管阈值电压的因素有哪些 ？ 44. MOS管在不同工作状态下本征电容值。 45. MOS晶体管的本征电容通常是指哪几部分电容？MOS晶体管的寄生电容通常是指哪 几部分电容？ 答：MOSFET本征电容包括：栅-衬电容CGB ;栅-源电容 CGS;栅-漏电容CGDMOSFET 寄生电容包括：栅-源、栅-漏覆盖电

10、容；栅-衬底覆盖电容；源、漏区 pn结势垒电容。 46. 连线寄生效应对集成电路性能的影响。 答：连线寄生效应的影响：连线存在着寄生电阻、电容；由于金属的电阻率是基本不变的， 这将导致按比例缩小后电路内连线的电阻增大；芯片面积增大使连线长度增加，连线RC延 迟影响加大；连线寄生效应对电路可靠性和速度带来影响。 47. 小尺寸MOS器件中的二级效应包括哪些？ 答：小尺寸MOS器件中的二级效应包括：短沟道效应；窄沟道效应；饱和区沟道长度调制 效应；迁移率退化和速度饱和；热电子效应。 48. 对长沟道MOS器件一般都采用简单的一维模型计算MOS晶体管的电流，试推导出线 性区和饱和区的简单电流方程（采

11、用以下近似：缓变沟道近似；强反型近似；只考虑 多子的漂移运动，忽略少子扩散电流；近似认为反型载流子的迁移率是常数；薄层电 荷近似） 49. 在MOS晶体管中，栅和源、漏区之间存在哪两种边缘效应？ 50. 以富NMOSI路为例说明电荷分享问题对电路的影响。 4 r Mn T I DD 答: 厂 1*0) =0 DD 嘉 in (S hjb 出现电荷分拿的祭韩 话=0时* A=ft： 炉=1 时，4=1 = R始终灼趴 电荷分孚问趁等效电路 5 DO Lk DD = (G 十 51. 晶体管采用共基极接法时，输出特性曲线表现为：当Vcb 0时，lc基本不随Vcb变化， VCB V 0时，lc随Vc

12、b的减小剧烈变小到 0,用EM模型分析上述现象。 答：IE不变反映VBE基本不变，由IC VBE fIesW 1) VBC G(eVt1) 当 vcbo 时，exp(VBC)1，则: Vt vbe I C F I ES (e t 1) I CS 上式反映在VCB0的条件下集电极电流 IC与VCB无关。 而当VCB0时，即集电结正偏, exp( VBE VBC 不可忽略，得：lc FI ESe Vt IcseVt , 由此可见，VCB0条件下，随 VCB 的减小IC减小，最后IC可以等于0. 52. SPICE中的MOS晶体管模型有哪些? 53.集成电路中的电阻可以用哪些方法形成？与 MOS 工

13、艺兼容的电阻包括哪些? 54. 依据MOS晶体管电容的简化模型，作为简单分析, 输入、输出电容可以近似取为什么? n f m 二 -III Lmt DB =+ 瓦心阿 55. 分区推导CMOS反相器的直流电压传输特性。并画出CMOS反相器的直流电压传输 特性曲线。 答：（书上有详细解） 0幻；上厂诧特点:N-0 & P-L 特点；N-S & P-L 匚=臨一匚汁 比例因子 严特乩N-S & P S 心叫-环r=耳-心-心） *、7斤巴6） 打和二叱匚小皿+爲特点：n-l a P-S 氐阮-忌r-r； -怙-G r卜-心-So F ,_1严 -忌一叽-忌）-疋（匚-咯-矗 DD X I ：工DD

14、 + F；P特点：NL & P-O 忌代育-卩爲）仏严0 用 Jtk岭Pbo+什八加 圧血1L T1 且 J 56. 根据一个四位二选一多路器真值表，写出该逻辑表达式，并画出该多路器的逻辑图和 电路图。 控制信号 输出 Y3Y0 E S i i 0 i o 0 o i B3B0 o o A3A0 答：一个实际的四位 CMOS二选一多路器 】；=E(SAt +5r). S 57. 画出实现Y (A B)C D逻辑功能的逻辑图和电路图，如果根据对电路性能的要 求确定了 Kpeff和KNeff，设计电路中每个管子的导电因子。 答：逻辑图 Y=(A+B)C1) 对于给定功能，先画出 NMOS电路，PM

15、OS与NMOS是对偶关系 电路图 58. 如图为集成电路光刻工艺中的几个阶段, 脱膜成型 (1) 请将其按工艺流程重新排序并说明各步骤中的工艺名称。 (2) 掩模中的T型区域是曝光区域还是掩蔽区域？为什么? (3) 简要说明刻蚀(或腐蚀)的含义。 59.画出实现Y A(B C) DE逻辑功能的CMOS电路图, 如果根据对电路性能的要求 确定了 Kpeff和KNeff，设计电路中每个管子的导电因子。 lrcto 具体分析过程略，书上有详细解，对于给定电路，根据NMOS逻辑块确定电路功能。仍然用 等效反相器分析电路性能。 对直流特性分析要考虑不同输入状态；对瞬态特性分析要考虑最 坏情况。 60.给

16、出实现丫 ABC逻辑功能的两种不同方案，并画出相应的逻辑图。 61. PN结隔离SBC结构工艺流程。 答：(1 )、衬底材料制备 (2) 、埋层的形成 (3) 、N型外延层的形成 (4) 、隔离区的形成 (5 )、晶体管基区的形成 (6)、晶体管发射区和引线孔的形成 (7 )、金属化的形成 62.设计一个两输入与非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns已 知：Cl=1PF,Vdd=5V,Vtn=0.8V,Vtp= 0.9V,采用 0.6m 工艺，有 Kn=120X 10-6A/V2, Kp 60 X 10-6A/V2。 解：(书上有详细解) 根据 flfp -0 111.9

17、- 2p -6fp2(1-叶)0.1 可闢 -7.4xl0(A/V) 同理可福到 人心二6 90A/V I 弗E门中2个啲05瞥宦联心-二-14.8xlOl(A/V?) = 6.90jc10(a/Vj 最坏情况下只有个NIMO5管导通 心二 NrtT WP仁WP2=14.28 m, WN仁WN2=13.8 卩 m 63. 设计一个两输入或非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns 已知：Cl=1PF，Vdd=5V，Vtn=0.8V，Vtp= -0.9V，采用 0.6 艸工艺，有 Kn =120 X-6A/V2, Kp =60 X-6A/V2。 解：书上有详细解 64. 设计电

18、路Y AB C D ,工作频率f=50MHZ , Vtn= -Vtp=0.8V，栅氧化层厚度 为500埃，卩n=40Q卩p=20Q L=2m , Vdd=5V，按全对称求各管的宽度。 解：门电路图略，同学自己画出 按照全对称设计，使等效反相器的上升时间和下降时间相等。根据对工作频率的要求，等效 反相器的上升时间和下降时间由下式限定：tr=tf 1/2f=1 X 10-8 (s) 求得时间常数t r=5.79 X 10-9(s), 根据等效反相器中导电因子与时间常数的关系得到： 等效反相器中PMOS管的导电因子 Kpeff=3.45 X 10-5 等效反相器中NMOS管的导电因子Kneff=3.45 X 10-5 对于所设计电路，考虑最坏情况情况，两个并联的PMOS管A,B，只有一个管对负载电容 充电，即PMOS管ACD串联或BCD并联，相当于把三个同样宽度管子的沟道长度串联起 来，在沟道宽度不变的情况下，使沟道长度增加二倍，因此导电因子减小2/3，因此PMOS 管导电因子都为 3Kpeff,即 KAP=KBP=KCP=KDP=3Keff 。