两位同步十进制可逆计数器的设计综述

1、湖北师范学院文理学院信息工程系 2010 级电子信息工程专业综合课程设计（一）文理学院综合课程设计（一）Integrated Curriculum Design（ 1）所在院系信息工程系专业名称电子信息工程班级1001题目两位同步十进制可逆计数器指导教师成员完成时间2011年 12月 28日一、设计任务及要求：设计任务：设计一个两位同步十进制可逆计数器电路。要 求：1列出状态表、激励方程，逻辑电路。2可以实现自动复位并重新开始计数。3. 检查电路并分析电路是否具有自启动功能。4. 将设计电路通过 proteus 进行电路仿真指导教师签名：2011年12月 30日、指导教师评语：指导教师签名：2

2、011 年 12 月 30 日三、成绩验收盖章2011年12月30 日两位同步十进制可逆计数器的设计1 设计目的1）熟悉各种触发器的使用及时序逻辑电路的设计方法；2）掌握中规模集成十进制可逆计数器 74LS192的逻辑功能和使用方法；3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相 关功能的。2 设计思路第一步：将两片 74LS192 进行级联，用“反馈清零法”设计一个两位十进 制加法计数器，反馈清零信号取自输出端 Q0 Q3 ；第二步：将两片 74LS192进行级联，用“反馈置数法”设计一个两位十进 制减法计数器，反馈置数信号取自计数器最高位的借位端 TCD；第三步：将上

3、述加、减计数器电路结合起来，即初步构成一个加 / 减两位 十进制可逆计数器。 余下的问题就是在加 / 减可逆计数条件下，如何切换计数 器最低位的计数脉冲输入端 CPD、CPU的信号。经过分析，这一功能通过单刀 双掷开关即可实现。整个可逆计数器电路（不包括数字显示部分）的设计框图 如下图 1 所示：图 1 （可逆计数器设计框图）3 设计过程整个设计可分为三个部分，具体如下： 第一部分：提供持续的脉冲信号； 第二部分：计数单元的设计； 第三部分：用两个 74LS192 组成两位十进制可逆计数器其中第二部分由 74LS192 双十钟方式的可逆计数器组成，其引脚图如下图 2 所示，功能表如下表 1 所

4、示：CPU 为加计数时钟输入端， CPD 为减 计数输入端LD 预置输入控制端，异步预置CR 为复位输入端， 高电平有效， 异步 清零CO 为进位输出， 1001 状态后负脉冲 输出BO 为借位输出， 0000 状态后负脉冲输出图 2（ 74LS192 的引脚图）表 1（ 74LS192 的功能表）第三部分的设计框图如下图 3 所示：图 3（两个 74LS192 组成十进制可逆计数器）低位计数器的 CPU 端与计数脉冲输入端相连， 进位输出端与高一位计数器的 CPU 端相连3.1 方案论证通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是 否能实现相关功能，论证方案：将线路处于

5、工作状态，调节开关置零，然后进行 置数，将输入端置为 0111，拨动开关使电路进行加计数， 当加到 99 时自动置零， 然后将开关调置另一边进行减计数。3.2 电路设计1. 按键部分：（1）实现置数功能的开关 S1,S2,S3,S4如下图 4 所示：图 4（置数开关 S1,S2,S3,S4）2）实现置零计数功能的开关 SW1,SW2如下图 5 所示：扳向下时接低电位，可以进行置数；将 SW1 扳向下时接低电位， 电位，进行计数。SW1 ， SW2 同时SW2 扳向上时接高3）实现加减计数功能的开关 SW3 如下图 6 所示：图 6（加减计数开关 SW3 ）将单刀双掷开关 SW3 扳向上时进行加

6、计数，扳向下时进行减计2.主要工作部分（ 74LS192可逆计数器）如下图 7 所示：图 7（ 74LS192 可逆计数器）通过两个 74LS192 进行加 /减计数，将要输出高电平的接电源，输出低电平的接地，当 低位端满到九时将向前输出进位信号，高位端将地位的输出信号作为一个脉冲记一次数。 3.显示部分（数码显示管）如下图 8 所示：图 8（数码显示管）通过数码显示管，将输出的二进制信号转换为十进制显示出来4 电路仿真与结果分析4.1 电路仿真（ 1）当开关 SW1 接高电位时，无论其他开关的状态，电路处于置零。如下图9所示：图92）当开关 SW1，SW2 均接低电位时，电路处于置数状态。如

7、下图10 所示：图 10（3）当 SW1 接低电位， SW2 接高电位， SW3 置上端时，电路处于加计数状态， 如下图 11（1）图 11（2）所示：图 11（ 1）图 11（ 2）（4）当 SW1 接低电位， SW2接高电位， SW3扳置下端时，电路处于减计数状 态，如下图 12（ 1）图 12（2）所示：图 12（ 1）图 12（ 2）4.2 结果分析（1）清零令 RD=1，其它输入为任意态，这时 QDQCQBQA=0000，译码数字显示为 0 清除功能完成后，置 RD=0（ 2）置数RD=0，CPU，CPD任意，数据输入端输入任意一组二进制数，令 LD =0，观 察计数译码显示输出，预

8、置数功能是否完成，此后置 LD =1。（3）加计数RD=0， LD =CPD=1，CPU接单次脉冲源。清零后送入 10个单次脉冲，观察 译码数字显示是否按 8421 码十进制状态转换表进行；输出状态变化是否发生在 CPU 的升沿。（4）减计数RD=0， LD =CPU=1，CPD 接单次脉冲源。通过按键的变化，可以实现清零，置数（ 0-9），加计数，减计数（ 00-99） 的功能，而且改变脉冲的频率，可以改变计数的快慢。5 设计体会通过这次对两位十进制可逆计数器的设计与制作，我懂得了如何将自己所学 的东西运用于实际电路中， 掌握了功能电路的基本设计方法， 学会了 74LS192计 数器的应用， 加深了对时序电路的理解，同时也掌握了仿真软件的应用， 能够对 设计的电路进行仿真， 从而验证电路的正确性。 通过这次设计我还学会了通过图 书馆书籍和互联网进行资料的收集，为以后的设计工作奠定基础。参考文献 1朱正伟 何宝祥 刘训非 数字电路逻辑设计 m .清华大学出版社 2006 ； 2郭建华等。数字电子技术与实训教程 .北京：人民邮电出版社 2004； 3马俊兴 等 数字电子技术北京：科学出版社2005； 4李士雄，丁康源。数字集成电子技术