（毕业论文）版图设计开发3组

1、摘要摘 要近年来随着ic设计要求的不断发展，版图设计的重要性日益突出，版图设计的好坏直接影响电路生成的成品率及可靠性。而集成电路中的带隙基准电压源可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于比较器、a/d转换器等模拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。因此，自适应带隙基准电压源版图设计的研究非常有意义。本文基于cadence版图设计软件平台，采用mosis/orbit 2.0u的设计规则。设计的版图元件包括pmos、nmos、pnp三极管、电阻、电容。其中对电阻、差分放大器等重要元件采用了匹配和对称的考虑电气特性的版图设计技术；为防止闩锁效应，本

2、设计还运用了保护环保护整个电路。设计了一种采用0.35um的n-well工艺的自适应带隙基准源电路。在设计中采用两个pn结串联结构来减小运放失调电压的影响，并采用自偏置共源共栅运放来改善mos器件对电源的依赖性，这种自适应带隙基准源输出电压为2v，功耗为2.3mw,温度系数可达到13ppm/c.主要适用于高精度模拟系统，并带有提高电源抑制比电路和启动电路。本设计对最终产生的版图进行了lvs和drc验证，并顺利通过验证，表明本版图设计符合要求。关键字：版图设计与验证；自适应；带隙基准电压源3abstractabstract in recent years, along with ic desig

3、n request of continuously development, layout design of the importance is outstanding , layout design of the quality is directly influence the electric circuit born finished product rate and credibility.but a self-adjust bandgap reference voltage of integrated circuit can keep stability in the unste

4、ady environment of the temperature and the electric voltage of reference electric voltage, used extensively in comparison machine, a/d conversion machine etc. analog electric circuit and some mixture signal integrated circuit. its function is directly influence the whole accuracy and function of sys

5、tem. a bandgap reference using 0.35um nwell process is described. in order to minish the influence of distortion voltage,we use two-pn series-connection structure ,and we also adopt self-biased cascade amplifier to improve the characteristic of mos device depending on power supply.the self-adjust ba

6、ndgap reference which is applicable for precise analog system can provide a 2.0v output voltage while consuming 2.3mw,and the average temperature coefficient is 13ppm/c.in addition ,the bandgap reference also has a improving power supply rejection ratio(psrr) circuit and a start-up circuit.this text

7、 ,according to the design software of the cadence about layout design, adopts mosis/orbit 2.0 u of design rule.the component of layout design include pmos, nmos, pnp, electric resistance, electric capacity. to the electric resistance and op which are importance components adopt layout design techniq

8、ue of consideration electricity characteristic; to reduce latch-up, this design still uses guard ring to protect the whole electric circuit. in the end, this design carried lvs and drc of verification on the layout design and smoothly pass verification, which certificates that the layout design meet

9、 request. key words: layout design and verification; self-adjust; bandgap reference voltage; 目录目录第1章 引言11.1 版图设计的简介11.2 一种自适应带隙基准源简介11.3 一种自适应带隙基准源版图设计21.4 cadence使用说明21.5 本文工作2第2章 一种自适应带隙基准源电路42.1 一种自适应带隙基准源的原理42.2 2v带隙基准电压电路72.3 自适应带隙基准源性能分析82.4 绘制2v带隙基准电压电路并输出文件11第3章 版图设计规则与优化133.1 版图的分层与连接133.2

10、设计规则153.3 电源线版图设计规则193.4 消除闩锁效应的设计203.5 匹配22第4章 一种自适应带隙基准源电路版图的整体布局布线274.1 电路器件的构成274.2 pmos器件模块版图274.3 pmos差分对管版图模块284.4 nmos器件版图模块294.5 双极型pnp版图模块304.6 多晶硅电阻版图模块314.7 电容版图334.8 版图连线与打pin脚344.9 一种自适应带隙基准电压源的整体版图布局35第5章 一种带隙基准源电路版图验证365.1 版图验证的概述365.2 版图的drc验证375.3 版图的lvs验证37结束语38参考文献39致 谢40外文资料原文41

11、翻译文稿44第1章 引言第1章 引言1.1 版图设计的简介版图设计是创建工程制图的精确物理描述过程，而这一物理描述遵守制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束1。版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形，版图是根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，来实现ic设计的最终输出。版图设计在整个ic设计流程中的位置：市场idea结构定义系统设计仿真电路设计仿真版图设计与验证原型和测试大规模生产市场版图设计需要借助电脑辅助设计软件平台进行设计，国内外很多公司借助cade

12、nce virtuoso软件设计平台进行设计，但此软件平台对操作系统的要求比较高，不适宜在个人pc上运用，故本论文的设计借助了tanner tools pro工具，它可以提供完整的ic设计环境。本论文运用此工具中的l-edit进行版图设计，使用lvs和drc对设计好的版图进行版图电路图对比检查和设计规则检查，以保证版图的正确性。1.2 一种自适应带隙基准源简介自适应带隙基准源的原理是通过合理的电路设计，设法利用正、负温度系数相互抵消来补偿vbe随温度变化对输出电压的影响，以获得接近零温度系数的基准电压源2。它可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于比较器、a/d转换器等模

13、拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。1.3 一种自适应带隙基准源版图设计通过前两节的介绍，我们已经知道带隙基准电压源和版图设计在ic设计中的重要性，那么不难得出结论，带隙基准电压源的版图设计与验证有着重要的研究价值和意义。版图设计的重要性日益突出，版图设计的好坏直接影响电路生成的成品率及可靠性。1.4 cadence使用说明在file菜单下，主要的菜单项有new、open、exit等。在具体解释之前我们不妨先理顺一下以下几个关系。library(库)的地位相当于文件夹，它用来存放一整个设计的所有数据，像一些子单元（cell）以及子单元（cell）中的多种视图（v

14、iew）。cell（单元）可以是一个简单的单元，像一个与非门，也可以是比较复杂的单元（由symbol搭建而成）。view则包含多种类型，常用的有schamatic，symbol，layout，extracted，ivpcell等。(1)建立库(library):窗口分library和technology file 两部分。library部分有name和directory两项，分别输入要建立的library的名称和路径。如果只建立进行spice模拟的线路图，technology部分选择 dont need a techfile 选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schem

15、atic外的一些view），则须选择compile a new techfile(建立新的techfile)或attach to an existing techfile(使用原有的techfile)。 (2) 建立单元文件(cell)：在library name 中选择存放新文件的库，在cell name中输入名称，然后在tool选项中选择composer-schematic工具(进行spice模拟)，在view name中就会自动填上相应的view nameschematic。当然在tool工具中还有很多别的工具，常用的象composersymbol、virtuosolayout等，分别建

16、立的是symbol、layout的视图（view）。在library path file中，是系统自建的library path file文件的路径及名称(保存相关库的名称及路径)。在tools菜单下主要的菜单项有 library manager、library path editor 等。建立版图文件 使用 library manager。lws视图的功能如下：（1）可选择所形所在的层； （2）可选择哪些层可供编辑； （3）可选择哪些层可以看到。 1.5 本文工作本文的主要工作是对带隙基准电压源的电路进行版图设计并进行验证。本设计对电路中的电阻、电容、差分放大器等重要元件采用了考虑电气特性的

17、版图设计技术，如：匹配性和对称性。为防止闩锁效应，本设计还运用了保护环保护整个电路。此外，本设计对整个电路采用了提高可靠性的版图技术以保证带隙基准电压源电路的稳定可靠。本设计最后还对绘制好的带隙基准电压源版图进行了lvs和drc验证，并顺利通过验证，表现了本版图设计的正确性。本文由以下部分组成：第1章 引言。对版图设计、一种自适应带隙基准源和cadence版图设计软件平台进行了介绍。第2章 一种自适应带隙基准源电路。介绍了带隙基准电压源电路的原理，并介绍生成为版图验证做准备的输出文件。第3章 版图的设计规则与优化。介绍了版图设计规则和器件的匹配以及如何防止闩锁效应。第4章 一种自适应带隙基准源

18、电路版图的整体布局布线。逐一给出了用cadence软件画出的器件版图模块，比如pmos,nmos,pnp,多晶硅电阻等版图模块；并附有图例。第5章 一种自适应带隙基准源电路版图验证。介绍了通过lvs和drc对本版图设计的验证，并顺利通过验证，表明了本设计的正确性。结束语 对本版图设计进行总结。电子科技大学成都学院本科毕业论文第2章 一种自适应带隙基准源电路2.1 一种自适应带隙基准源的原理自适应带隙基准源的原理是通过合理的电路设计，设法利用正、负温度系数相互抵消来补偿vbe随温度变化对输出电压的影响，以获得接近零温度系数的基准源。它可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于

19、比较器、a/d转换器等模拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。其原理图如下： 图2-1 带隙基准源原理图 图2-2 产生原理图根据传统带隙基准的原理，将具有相反温度系数的两个电源加权求和，调整系数k，可以得到一个温度系数为零的电压源。结反向饱和电流与正向压降和温度的关系如下： （2-1）其中，k是波尔兹曼常数，。当vbe=kt/q时，式21可以简化为，即 （2-2）由对上式微分可得：45第2章 一种自适应带隙基准源电路 （2-3）由上式可得，当时，mv/。忽略晶体管的基极电流，可以得到： （2-4）（mv/） （2-5）调节be节的反向饱和电流，能使的系数增大，可

20、以方便调节参数3。根据以上原理，采用cmos技术可以设计出如下结构的基准源:图2-3 采用简单放大器生成的基准电压源图中pm1和pm2、nm1和nm2分别具有相同的尺寸，以保证两支路电流相等，i1i2=i，q2的发射极面积是q1的8倍，pm1、pm2 和pm3具有相同栅源压差，主要作用是控制两支路电流相等。mos管在饱和区的电流公式： （2-6）由于沟道长度调制效应，会使两支路电流出现偏差，所以在设计过程中，可以将mos管的长度选择相对较大，能有较好的抑制。pm1、pm2、nm1、nm2组成一个电流镜的封闭回路。由于电流相等，在相应mos管上的压降相等，所以va=vb，满足 （2-7） （2-

21、8） 其中，a1、a2是晶体管q1、q2的发射极面积。取pm3尺寸为pm1、pm2的m倍，形成电流镜结构，镜像i1和i2。 （2-9）根据前面分析，,要得到一个温度系数为零的电压，则需满足 （2-10）所以，表明零温度系数的基准为 （2-11）根据理论分析，上述电路可以提供不随电源电压 vdd变化的低温度系数的基准电压，但根据结构和vdd的不同会在1.2v左右波动。pm1、pm2、nm1、nm2均工作在饱和区，该电路工作所需最小电压为，约为2 v 左右，在设计中vdd典型值为3.9v，可以满足工作要求。2.2 2v带隙基准电压电路vout值在1.2v附近摆动，所以需要额外的电路来将带隙基准电压

22、进行倍压，以得到2v的基准电压源。图2-4 倍压电路的基本原理图其中vin是输入的基准电压，vref是产生的最终电压，通过高增益的运放a，a点的电平被钳位在与vin相同的值，同时将运放连接成同相跟随器5，能将输入和输出隔离，以避免后级对前级基准的影响。假设a为理想运放，则 （2-12）只要选择适当的和，就可以得到需要的电压，输入的基准电压具有相似的温度系数。而且这是一个比值关系，对电阻值的选择有很大的随意性，对电路功耗和版图面积设计创造了充足的改动的空间。其中amp1的电路图为：图2-5 运放的电路结构图图2-6 2v带隙基准电压源总体电路原理图取前级基准产生电压接近为1.2v，则只要r1/r

23、22/3即可满足2v的输出电压。关键在于运放的性能，需要较高的差模增益以使同相和反相输入端电压相等。2.3 自适应带隙基准源性能分析温度特性分析：本电路的仿真基于chartered 0.25um models。仿真软件是hspice，电源电压为3.9v，r1/r2的值在设计中取2/3，这样的结果在版图设计中比较容易实现，可以采用单元电阻串连的形式，有利于减少因为版图失配引起的误差。单元电阻采用多晶硅电阻实现。下面是输出电压温度特性的仿真结果：图2-7 输出电压温度特性从温度特性曲线分析，图2-8的输出电压在1.1946v1.1960v间摆动，变动极小，但与理论分析结果不符，曲线的“曲率”是有限

24、的，并不是在每一点都能使，这是由于前面进行vout推导时，假设vbe、集电极电流ic、pn结反向饱和电流is是不随温度变化的。实际上，这些值都是温度的函数。当然，电阻拥有很大的正温度系数，也是一个非理想，且较难估计的量。电源抑制比分析：基准电压源要求输出对电源的变化不敏感，能较好抑制电源纹波。输出电压对电源的抑制特性用电源抑制比psrr（power supply rejection ratio）来衡量，可以表示为： （2-13）即如果vdd变化1v，vout将变化的量，所以psrr越小越好，且应为负值。同时，psrr是频率的函数，由于存在各种容性通路，电路在高频时psrr会降低，图2-9的结果

25、表明了这一点6。 图2-8 基准电压源psrr随频率变化的情况 在低频时，psrr接近-40db，即电源电压变化1v，输出电压变化0.01v，对电源电压的变化有较好的抑制作用，电源通过工频电压或者直流电压供电，纹波频率不会太高，且不会长时间处于波动状态，这个设计基本能够满足要求。图211表明电源的变化对输出电压的温度特性没有影响，但是使输出电压不断升高。 图2-9 vref随vdd变化的对比 图2-10 不同vdd随温度变化2.4 绘制2v带隙基准电压电路并输出文件带隙基准电压电路已经设计出来，那么后面就要对其进行版图设计，为保证版图与电路图所描述的电路相同，这时我们需要用到cdl文件。本电路

26、的cdl文件如下：*.ldd*.bipolar*.resi = 0*.ressize*.capval*.dioperi*.equation*.scale meter*.mega.param* definition for project all9.subckt all9 vcc vss vref2 iptat vref1 mpa7 n1n11 out vcc vcc p_50 l=5u w=10u m=1mna2 iptat n1n11 vss vss n_50 l=8u w=4u m=1mna1 n1n11 n1n11 vss vss n_50 l=8u w=4u m=3rpa3 n1n19

27、 n1n3 30k $hprpa2 n1n2 n1n19 100k $hprpa1 n1n2 n1n20 100k $hprpa4 n1n32 n1n2 75k $hpmpa6 n1n32 out vcc vcc p_50 l=5u w=10u m=3qpnp_a2 vss vss n1n3 vp m=8qpnp_a1 vss vss n1n20 vp m=1rpa101 n1n10 vss rpolyh r=625kr1 n1n32 vref1 425k $hpr2 vref1 n1n10 375k $hpca1 vcc out 1p $poca3 vref2 vss 0.5p $porpa

28、301 n1n10 vref2 300k $hpmn7 n1n36 n1n48 vss vss n_50 w=10u l=10u m=2mn6 n1n37 n1n48 vss vss n_50 w=10u l=10u m=2mn8 n1n55 n1n47 n1n37 vss n_50 w=10u l=5u m=1mn9 out n1n47 n1n36 vss n_50 w=10u l=5u m=1mp14 out n1n55 vcc vcc p_50 w=10u l=5u m=1mp13 n1n55 n1n55 vcc vcc p_50 w=10u l=5u m=1mp10 n1n44 out

29、 vcc vcc p_50 w=10u l=5u m=4mp12 n1n36 n1n20 n1n44 n1n44 p_50 w=10u l=5u m=2mp11 n1n37 n1n19 n1n44 n1n44 p_50 w=10u l=5u m=2mp9 n1n48 out vcc vcc p_50 w=10u l=5u m=2mn5 n1n48 n1n47 n1n39 vss n_50 w=10u l=5u m=1mn4 n1n39 n1n48 vss vss n_50 w=10u l=10u m=1mn3 n1n47 n1n47 vss vss n_50 w=5u l=10u m=3mp8

30、 n1n47 out vcc vcc p_50 w=10u l=5u m=2* cross-reference 1* gnd = 0.end图2-11 一种自适应基准源电路原理图第3章 版图设计规则与优化第3章 版图设计规则与优化3.1 版图的分层与连接大多数的电路版图有四种基本分层类型：导体：这些层是导电层，因为它们能够传送信号电压。扩散区、金属层、多晶硅层以及阱层都属于此类。隔离层：这些层是用于隔离的层，它在垂直方向和水平方向上将各个导电层互相隔离开来。无论是在垂直方向还是在水平方向上都需要进行隔离，以此来避免在个别电气节点之间产生“短路”现象。接触和通孔：这些层用于确定绝缘层上的切口。绝

31、缘层用于分隔离体层，并且允许上下层通过切口或“接触”孔进行连接，像金属通孔或者接触孔就是这类的例子。在钝化层上为绑定pad开孔则是接触层的另一种情况。注入层：这些层并不明确地规定一个新的分层或者接触，而是去定制或改变已经存在的导体的性质。例如，pmos晶体管和nmos晶体管的扩散区或有源区是同时被确定的。p+掩膜用于创建p+注入区，它通过使用p型注入而使某一扩散区成为p型区。这四种类型的层结合起来使用，就可以创建晶体管器件、电阻、电容以及互连。在几乎所有的情况下，版图设计所需设计的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。绘图层数目的最小化降低了cad软件的计算需

32、求 ，减少了人为错误并简化了分层的管理。生成光学掩膜的掩膜层或者分层的形状有时会和绘图层。首先，这些掩膜层的层数可能比绘图层多很多，在这种情况下，附加的掩膜层是从绘图层中自动生成的。另外，为了适应制造工艺的变化，掩膜层的尺寸可能会根据绘图层做一定的调整。这个调整会由制版工艺自动完成。应注意的是，隔离层从不需绘制出来，它总是隐含于掩膜层之中而作为制造工艺的一部分。绘制的每个图形是以“多边形”或“线形”方式输入连接的。多边形连接主要用于覆盖那些无法用简单矩形覆盖的区域。另外，多边形用于定义区域的方式非常灵活，这是因为它们可用诸如90角、45角或在极少数的情况下用手绘角度等多种角度来实现。使用多边形

33、的优势包括以下几点：l 能用于圈起一个形状奇特的区域。l 易于绘制、增加或减少。l 在分层结构的同一级以及同一层上，易于将一多边形和其他多边形拼接起来。使用多边形的劣势包括以下几点：l 不易于为一致性而对复杂多边形进行修改。l 在一些能使用线形的地方使用多边形，会比使用线形需要更多的计算机数据空间。图3-1 多边形实例线形连接是由起点、终点、中间顶点以及宽度值来确定的一种形状。由于线形具有一致的宽度，因此它主要用于连接器件，以及点对点的信号传送。线形易于处理，并且就数据而言，线形与多边形相比使用更少的计算机资源。线形的潜能在于：可以通过改变终端和顶点的形式来适应不同的版图风格和设计要求。用多个

34、线形生成版图是线形的一种有效应用方式。只要确定了所要求的形状，就可以将线形展平开来，由此得到多边形。利用线形生成第一版图会比用多边形方式更加快捷和有效。如果需要，还可以将线形转换成多边形。而逆向的转换则是非常有限的，线形并不易于由多边形来生成。在版图设计中，线形使用得越多，版图的设计效率就越高，而能使用多少线形则取决于版图的类型以及版图设计的习惯。线形比多边形易于修改，并且包含更少的计算机数据。图3-2 线形实例3.2 设计规则在对本论文版图进行设计时，必须遵守一系列规则。从根本上来说这些设计规则体现了制造工艺的物理限制。下面来介绍几种本论文版图设计遵守的几种规则：宽度规则：多边形的最小宽度是

35、一个关键尺寸，它定义了制造工艺的极限尺寸。晶体管的最小栅长就是这一规则的典型例子。如果在某一层中违反了最小宽度规则，那么就有可能在该层上产生开路现象。如果宽度小于某一特定值，那么制造工艺就无法保证可靠地连续的连接或连线。因而在线形中的某点若违反了规则，那么在这个点上就很可能会产生裂口。值得注意的是，与电源相连的金属层就是一个带有特殊电学特性的多边形的实例。由于这些金属层上通过的电流较大，这就迫使其宽度要比最小设计规则大得多，这一宽度的确切值由电流的大小决定，而不会指定为固定值。当大电流穿过窄的金属线就会像熔丝一样，通过时间过长或维持在较大电流的峰值时，都会使金属多边形在应力作用下断开。多边形的

36、长度通常没有限制；可是在某些工艺中，可能会对最小面积进行规定（例如，对于通孔或接触孔来说，必须同时满足宽度和长度规则）间距规则：间距规则是另一个关键尺寸，它指的是两个多边形之间的最小距离。一般来说，间距规则可以用来避免在两个多边形之间形成短路。在某以分层上，间距规则和宽度规则一起，共同定义该分层的间距。再考虑内部互连和布线空隙率时，分层的间距是一个重要参数。与宽度规则类似，间距规则不但应用于同一层上的多边形，也应用于不同层之间或不同情况下的多边形或结构。有源上的接触孔和多晶硅栅之间要求有一定的间距，这就是一个不同层之间遵守间距规则的实例。交叠规则：交叠规则被定义为一个多边形与另一个多边形之间相

37、交叠或相包裹的最小尺寸限制。金属层与通孔或接触孔交叠就是这一规则的典型例子。应注意的是，该规则中所指的多边形总是位于不同层上，而这也正是版图设计中需要此类规则的主要原因。只要是使用不同层上的多边形来制造某种结构，那么放置多边形的预期位置与实际位置之间就很可能会出现偏差。对于某些分层来说，多边形间的偏差可能会导致电路连接出现不希望有的开路或短路。从根本上来说，交叠规则通过确保预期的连接关系不会因制造工艺而遭破坏，来减小制造工艺中由于分层间细微的偏差所带来的影响。本设计中运用了大量连接两个分层的接触孔，通过遵守交叠规则，其中一层必须一定值包裹着另一层，这个值就是交叠规则所要求的值。以接触孔为例，上

38、下两层必须完全覆盖接触孔，并且以交叠规则值来包裹该接触孔。如果其中有一层没有充分地覆盖和包裹接触孔，那么就不能在所有制造环境下确保连接的可靠性。表3-1.1 关于n阱的设计规则 3.1.1nwruleamin width of a nw region for resistor4.0min width of a nw region for interconnect2.5bmin space between two nw with different potential4.0min space between two nw with the same potential(nw shall be m

39、erged if space is less)1.4表3-1.2 关于有源区的设计规则3.1.2aa ( active )rulea1min width of aa for width of nmos0.5a2min width of aa for width of pmos0.6bmin width of aa for interconnect(n+ or p+)0.5c1min space between naa to naa0.8c2min space between paa to paa0.8c3min space betweennaa to paa1.1dmin. ext. of n

40、w to naa which is inside the nw0.4emin. nw to naa which is outside a nw2.1fmin. ext. of nw to paa which is inside the nw1.3gmin. nw to paa which is outside a nw0.8表3-1.3 关于多晶硅1的设计规则3.1.3p1(ploy1)ruleaminimum p1 width for the channel of nmos0.5minimum p1 width for the channel of pmos0.55bminimum p1 w

41、idth for interconnect0.5cminimum space between two p10.5dmin. ext. of p1 to aa(p1超出aa)0.55emin. aa to p1 on field oxide0.1fmin. ext. of aa to p10.5表3-1.4 关于多晶硅2的设计规则3.1.4p2 （poly2）ruleamin. width of p2 for the capacitor top plate10bmin. width of p2 for the low resistance resistor and interconnect0.7

42、cmin. space between two p2 of capacitors0.9dmin. space between two p2 of low resistance resistors0.9emin. clearance from c1 on p1 to a p2 (in capacitor)0.5fmin extension of p1 over p2 as capacitor top plate1.0gmin extension of p2 as a capacitor top plate beyond a c10.5hmin extension of p2 as a low r

43、esistance resisitors beyond a c10.3imin. ext. of n+ region beyond p21.0kmin clearance p2 to p11.0表3-1.5 关于p+注入的设计规则3.1.5pp (pplus) np类同ruleamin space between two pp0.5bmin pp to a naa0.5cmin ext of pp to aa0.5表3-1.6关于接触孔的设计规则3.1.6.c1 （contact）ruleamin and max width of a c10.5bmin space between two c

44、10.5cmin c1 on aa to a p1( in aa region )0.4dmin c1 on p1 to a aa 0.4emin ext of naa to c10.15fmin ext of p1 to c10.3imin ext of paa to c10.3表3-1.7关于金属1的设计规则3.1.7m1 (metai1)ruleaminimum m1 width0.6bmin space between two m10.6cmin ext of m1 to c10.3(when m1 width is equal or larger than 10um)0.8表3-1.

45、8关于通孔1的设计规则3.1.8via1ruleamin and max width of via10.55bmin space between two via10.5cmin ext of m1 to via10.3(when m1 width is equal or larger than 10um)0.8表3-1.8关于金属2的设计规则3.1.9m2 ruleamin width of a m20.7bmin space between twom20.65cmin ext of m2 to via10.3(when m2 width is equal or larger than 10u

46、m)0.8dmin space between m2 (one or two m210um)1.1 图3-3 孔的宽度图3-4 间距图3-5 a到b的间距图3-6 a包b,a超出b的间距，b超出a的间距图3-7 a与b交叠的部分3.3 电源线版图设计规则在开始本文版图设计前，先确定了电源线，电源线设计的特定准则如下：l 使用最底层金属作为晶体管级单元的电源线。因为必须考虑到，如果使用高层金属作为电源线，那么就需要通过通孔和布局互连多边形来连接晶体管和电源，这样会占用空间并且限制单元的空隙率。因此，通常会使用工艺和设计所允许的最底层金属作为电源线。l 避免在单元上开槽。电源线上会通过大量的电流，

47、因此，重要的是应确保以一致的线宽对电源线进行布线，并且不在线上开槽，线上的任一开槽都可能使该处的电源线像熔丝一样，在强电流情况下电源线可能会断裂。图 3-8 电源线版图3.4 消除闩锁效应的设计闩锁效应是在cmos集成电路中不可避免的一种寄生效应，这是由存在于衬底和阱中的两个寄生双极型晶体管所引起的，构成一种pnpn结构。每个管子的基极与另一个管子的集电极相连，当有外界条件触发，使其中一个管子开启，流过基极的电流在集电极上放大，此集电极与另一个管子的基极相连，这样，电流又被第二次放大，循环放大后呈一种正反馈通路，从外部看，就是电源到地有一个大电流流过，最终会导致芯片发热失效。本文对集成电路中的

48、闩锁寄生结构进行分析，并在本设计中加入一种有效的防护措施，该结构能够将闩锁的触发电压提高一个数量级。图3-9 版图保护环示意图本设计通过放置保护环(guard ring) 来正确防护latch-up。上图是典型的版图结构，左边是n-well pmos 加 n+ well contact, 右边是p-sbu nmos 加 p+ sub contact，中间就是guard ring。 保护环的基本概念主要分成两种：1、多数载流子保护环；2、少数载流子保护环。多数与少数是相对的，比如：电子在p-sub中为少数载流子到了nwell中就是多数载流子了。那么保护环到底发挥着什么作用呢？画出下图的剖面图来更

49、有助于理解本设计运用的消除闩锁效应的设计。图3-10 保护环作用示意图将中间的保护环暂时拿掉，分析其中的寄生情况。为了不让情况变得复杂，我们只描述主要的寄生情况。其中nwell中的p+ 、n-well、p-sub组成纵向的pnp，n-well中的p+为发射极。另外p-sub中的n+、p-sub、n-well组成横向的npn，p-sub中的n+为发射极。简单理解就是mos的源/漏极作为了寄生三极管的发射极。少数载流子保护环是掺杂不同类型杂质，形成反偏结提前收集引起闩锁的注入少数载流子。多数载流子保护环是掺杂相同类型杂质，减小多数载流子电流产生的降压。以剖面图为例，p-sub中的n+区的电子注入经

50、p-sub扩散，大多数电子到达nwell-psub结，并在电压的作用下加速漂移到nwell中，电子进入nwell在被最后收集的时候，便会形成压降，导致寄生pnpn结构发生latchup。为了解决这个问题，就必须防止电子进入nwell。少数载流子保护环就是提前进行电子的收集，而且少数载流子保护环深度较深，效果也是相当的明显。多数载流子与此相对应，收集空穴。但因是p型衬底，空穴必然进入到衬底中，多数载流子保护环本质上降低了局部的电阻。p+型多数载流子保护环离nwell近，更利于提前收集，效果就会明显一点。nwell-contact 、p-sub contact 起着多数载流子保护环的作用，所以离n

51、well p-sub结近效果会好一些。3.5 匹配3.5.1 为什么需要匹配 生活中我们经常会遇到这样的事情：收听cd 播放器的时候,左右耳脉里发出的声音经常不一样,甚至当有人打开窗户的瞬间或者打开室内空调的过程中，随着温度的变化，cd 发出的声音也会随之发生变化，因此我们就不厌其烦地调来调去。同样的情况也会发生在手机和接受机中。我们希望无论是cd 播放器还是其它音响,它们相搭档的器件反应完全一样。也就是说，其中一个放大器的频率和幅值能完全符合并跟踪另一个运放的频率和幅值响应，达到这一目标的方法之一就是匹配。 实现匹配过程中，版图设计是一个非常重要的环节。一个优秀的版图可以大大提升一个设计。3

52、.5.2 实现匹配的方法匹配基本规则当集成电路产业刚刚起步的时候，制造工业仍然相对落后。即使你将两个需要匹配的器件放的很近，我们也仍然无法保证它们的一致性。现在虽然随着制造工艺越来越精确，但是匹配问题的研究从来就没有停止过，相反地，匹配问题显得日益突出和重要。使需要匹配的器件所处的光刻环境一样,称之为匹配。匹配分为横向匹配、纵向匹配和中心匹配。实现匹配有三个要点需要考虑：需要匹配的器件彼此靠近、注意周围器件、保持匹配器件方向一致。遵守这3 条基本原则，就可以很好的实现匹配了。3.5.3 根器件法(root device method)有时侯我们会遇到两个或者两个以上的而且阻值不同的电阻需要匹配

53、。如下图1 所示，如何将这5 个阻值不同的电阻做成最优化的匹配呢？图2 则给出了正确的答案，我们不妨分析一下：图 3-11 阻值不同的电阻需要匹配如果要满足上面5 个电阻的匹配，需要考虑以下步骤：（1） 首先，尽可能把这些电阻靠近放置，这是基本的要求（2） 其次，要使这些电阻保持同一个方向（3） 采用根部件的最好方法是找出一个中间值，用1k 的电阻作为值将电阻串联和并联起来。这种方法节省了接触电阻的总数使其所占的比例减少，面积也相当，现在占主导地位的是电阻器件本身的薄层电阻。利用根部件时,如果所有的电阻尺寸一样,形状一样,方向一致而且相互靠近,那么就可以得到一个很好的匹配。我们经常在选择根器件

54、的时侯，用最小的电阻作为根器件，这样的选择当然也可以实现我们需要的匹配，但同时我们却忽略了另外一个问题，那就是像2k 这样的电阻如果用250 做根器件，那么就需要8 个根器件串联起来实现，这就导致了这8 个电阻之间接触电阻也同时加大了，这是我们不希望看到的。所以选择根部器件时我们不一定要选择几个电阻的最大公约数，因为这样有可能造成接触电阻过大,因此一定要选择中间值作为根器件。图3-12 中间值1k电阻作根电阻 根器件法不仅适用于电阻，同样也适用于其它类型的器件。3.5.4 交叉法(interdigitating devices)采用指状交叉法是一项非常好的技术，不仅适用于电阻，也同样适用于其他任何器件，只要是两个或者两个以上就可以交叉排列，布线用上下行走的蛇形线，如下图所示： 图3-12 将这些电阻匹配图3-12 的排列顺序同样也遵循了其中两个基本原则：所有器件靠近放置，保持同一个方向，下面我们需要考虑的就是如何布线的问题了。 图3-13 电阻指状交叉的蛇形布线上面的布线采用蛇形的走线，当然需要用不同的金属层来实现这一要求。共心法(common centroid) 把器件围绕一个公共的中心点放置称为共心布置,如图8、图9 所示。现有的集成工艺中，它可以降低热梯度或