基于SOPC数字幅频均衡功率放大器设计与研究

1、目 录摘 要错误！未定义书签。ABSTRACT错误！未定义书签。目 录I第一章 绪言1.1 课题背景11.2 课题研究的目的和意义11.3 国内外研究概况21.4 课题主要研究内容3第二章 数字幅频均衡器理论2.1 幅频均衡器理论2.2 FIR滤波器理论2.3 本章小结第三章 基于SOPC的系统硬件设计3.1 系统总设计方案3.2 前置放大电路的设计3.3 阻带网络的仿真与分析103.4 AD转换器的设计113.5 DA转换器的设计123.6 功率放大设计123.7 基于SOPC的系统硬件定制133.8 本章小结17第四章 系统软件设计4.1 SOPC的设计流程184.2 基于SOPC的FIR

2、滤波器的实现194.3 系统模块化程序框图214.4 AD转化控制程序214.5 DA转换控制程序214.6 Nios2 IDE224.7 本章小结24第五章 系统调试及结果分析5.1 前置放大电路的测试255.2 阻带网络的测试255.3 幅频均衡电路测试265.4 功率放大的测试265.5 本章小结26第六章 总结与展望6.1 全文总结276.2 展望27参考文献28附 录30附录1：SOPC 设计顶层图31附录2：硬件实物图32第一章 绪言阐述了均衡器设计的研究背景、现状以及发展方向，讨论了放大电路的特性，SOPC技术的应用及其设计，着重讨论了SOPC技术下的数字幅频均衡器的设计与实现。

3、1.1 课题背景由于信号在传输过程中受到信道特型的影响，使信号在信道里会出现对信号的不同频率下的幅度受到影响。均衡器（EQUALSER）对声信号频率响应反应及振幅进行调整的电声处理设备。均衡器通过调节各种频率成分电信号的放大量，这样通过对各种不同频率电信号的调节来补偿扬声器和声场的缺陷，补偿和修饰达到信号经信道后到用户还是很清晰地频率成分。在80年代均衡器应用于高级录放机上，这样的均衡器都带有N段均衡调节，这样的N段均衡调节就是对不同频率的衰减值进行不同增益的放大。最初出现的均衡器是基于模拟信号的，由于这样的均衡器是用放大器件和分离器件等构成的，所以它的体积一般较大，伴随着集成度不高使得该设备

4、出现了即不容易维护也不容易管理的问题。随着科学的发展，后来在PC机上逐渐发展出了数字均衡器。近来年EDA、CPLD、SOPC等技术的推诚出新，新技术的应用迅速发展到国民生产的各个领域，加快了社会信息化程度的提高和社会生产力的发展。基于FPGA和FIR滤波器的可编程片上系统(SOPC)以其设计灵活性、可裁剪性、软硬件可编程性等优势，受到广大开发者的青睐，所以对基于SOPC技术的FIR滤波器的研究就有着重要的意义1。1.2 课题研究的目的和意义本设计基于SOPC技术设计了一种数字幅频均衡功率放大器。该数字幅频均衡功率放大器以嵌入式软核处理器Nios2为控制核心，利用数字均衡器原理，仪表放大器等设计

5、原理以及功率放大器电路原理设计而成。信号经射极跟随器送入带阻选频网络，而后送入EP2C35 FPGA中进行数字均衡处理，数字均衡器采用分段滤波方式实现。最后在NIOS2的控制下，将均衡后的数据送入DA输出，最后进入由MOSFET晶体管搭建的功率放大电路。达到收到的信号与所发信号之间的误差在能接受的范围之内的目的。 课题研究的意义：1、本文给出了一个解决数字均衡器的方法即SOPC技术，这使现代微电子技术在数字信号处理中有了很大的发展空间；2、SOPC设计方法是自顶向下(Top-Down)的从系统级到功能模块的软、硬件协同设计方法，实现了软、硬件的无缝结合，直接在处理器芯片内嵌入操作系统的代码模块

6、，具有极高的综合性。这一本身的优越性使其在数字化发展中有很宽广的前景；3、基于FPGA(FieldProgrammable Gate Array)实现的，可以十分方便随时下载以验证其功能及性能，灵活性高。对于数字信号的处理，SOPC技术运用DSP Builder实现了完美的结合。4、新型技术的出现(FPGA，DSP等)使均衡技术数字化，提高了产品集成度和可靠性。Altera公司开发的Nios2是基于SOPC技术的32位嵌入式处理器软核。与同类型产品相比，Nios2更能体现SOPC技术思想，其作为一种新技术，在国外己经有了广泛的应用，但是在国内使用Nios II处理器的嵌入式设计和开发还是处于起

7、步阶段，所以对基于Nios II的可编程片上系统的研究就有着重要的意义23。1.3 国内外研究概况均衡技术国内外已经较成熟，一般采用的是模拟均衡技术，但是模拟技术有着模拟技术所共有的缺点。一时出现了自动模拟均衡器，其特征在于：输入信号经二次变频，为一个恒定的中频，用多个窄带滤波器，对该中频信号进行多点采样，经多点检波和多点模数转换后，送至一微处理器，微处理器将多点采样获得的信号通道实际倾斜特性，与设定的倾斜特性比较，若超出设定值，微处理器输出信号通道的实际倾斜特性的数字信号至数模转换器，然后送至斜率控制电路，调谐畸变斜率。目前市场上均衡器电路使用以恒定品质因数Q的为主，产生畸变的电路具有随机性

8、，使得均衡器的应用受到一定程度的限制；当前均衡器的滤波器主要采用分离元件和运算放大器，这样性能与无源器件的精度、温度变化特性密切相关，因此如果要生产高性能音频滤波器的制造需要大量非标准的高精度阻容器件，这样就导致制造成本偏高；由于采用的是分离立元件和运算放大器构成的有源滤波器，使得31段及以上均衡器征集电路板中板卡占用面积大，运放消耗功率客观，均衡器整机体积大。大的系统设计使得系统会产生很多不确定的因素，使得产品维护有很大的困难4。国内均衡器 EQ-6031采用3U双31段1/3倍频程图示工程均衡器内置最新的降噪电路，低噪声输出40Hz的低频切除滤波器互补增益控制电路使频点精确、音色平滑、圆润

9、具有平衡XLR及1/4TRS端子输入/输出。图形均衡器YAMAHA Q2031B高质量的立体声31段图形均衡，自动哑音线路使电源接通后，自动哑音3-5秒，6或12dB的提升或切频，在20Hz-20KHz范围内1/3倍频程中心均衡，具有平衡XLR接口或标准不平衡单音接口。具有高质量的立体声31段图形均衡，自动哑音线路使电源的接通后，自动哑音3-5秒，6或12dB的提升或切频，在20Hz-20kHz范围内1/3倍频程中心均衡，具有平衡XLR接口或标准不平衡单音接口。美国生产GQX-3102是2通路立体声图示均衡器。1/3倍频程，双31段长金属轴推子，每通道都具有可调高通滤波线路。面板上有10粒弧形

10、发光二极管作信号显示，极低的噪音和失真，可对所有参数进行较大范围控制，双色的电平显示灯显示。1.4 课题主要研究内容本文研究的重点在于基于SOPC实现数字幅频均衡放大器软、硬件设计，主要研究工作包括： 对主要模块、总系统设计方案进行了论证。包括了放大器的选择，AD/DA转换器的选择，运用SOPC技术的滤波器的选择，功率放大电路设计。详细分析了FIR滤波器的理论基础，探讨了滤波器的系统结构，然后对切比雪夫逼近法作了论述；应用DSP builder技术对FIR进行了硬件设计，并给出了总体实现框图及该滤波器设计理论。最后将DSP硬件模块通过SOPC接口编辑成Nios嵌入式系统处理器的用户指令，组成硬

11、件加速器接口模块。该部分给出了系统各个模块的数据测试并分析了数据。第二章 数字幅频均衡器理论2.1 幅频均衡器理论信道是通信系统中不可缺少的部分，信道特性的好坏直接影响系统的总特性，在一个实际的通信系统中，系统本身由于各种各样的原因，传输特性不可能完全满足理想的波形传输无失真条件，由于信道特性的不理想，不同频率成分的信息在传输过程中其幅度的衰减是不一样的，这样就会造成幅度频率畸变，传递模拟信号时会引起信号波形的重叠，当传输的是数字信号时就会引起码间干扰，使得接收端可能会因判断错误而接收到错误的波形。因此，当信道特性不理想时，信道干扰造成严重影响时，必须对整个系统的传递函数进行校正，使接收到的信

12、号与所发信号之间的误差在能接受的范围之内。这种校正常常采用串接一个滤波器的方法，以补偿整个系统的幅频特性，这个对系统行校正的过程称为均衡，实现均衡的滤波器称为均衡器。幅频均衡器是一种最常用的时域均衡器，频带利用率高的数字通信设备常用这种均衡器。输入的畸变波形进入有抽头的时延线，再经过各横向路径并乘以不同系数后相加则获得已均衡信号。调节各系数值，可得所需要的输出波形。本文采用FIR滤波器对经过模拟的信道的信号进行均衡。到达收到的信号与所发信号之间的误差在能接受的范围之内，为此我们采用FIR滤波器设计。2.2 FIR滤波器理论2.2.1 FIR数字滤波器的特点及结构FIR滤波器是数字信号处理的基本

13、算法之一，是一类较为重要的线性时不变系统，FIR滤波器在保证幅度特性满足技术要求的同时，很容易做到严格的线性相位特性。因此，广泛应用于声音、图像处理等现代通信技术中，对其研究具有非常重要的现实意义。对于线性时不变系统必须满足线性相位条件。我们要设计的滤波器也必须满足如下两个条件56。1、其单位脉冲响应为实序列； 2、=且=，即满足偶对称和奇对称条件。由以上两条件可知，FIR滤波器不断地对输入样本延时后，再做累加的算法，将滤波结果输出，所以，FIR滤波器算法实际上是一种乘法累加运算。然而在数字滤波器中，我们很容易知道的是FIR滤波器的最主要的特点是没有反馈回路，所以FIR滤波器不存在不稳定的问题

14、；同时，可以在幅度特性是随意设置的同时，保证精确的线性相位。稳定性和线性相位特性是FIR滤波器的突出优点。因此，FIR滤波器的结构主要是非递归结构，但在频率采样结构等某些结构中也包含有反馈的递归部分。FIR滤波器的传递函数一般有如下形式： (2.1)通过反z变换，数字滤波器的差分方程为: (2.2) 由此得到系统的差分方程: (2.3)FIR滤波器的基本结构有如下几种：直接型，级联型，线性相位型，频率采样型，本文主要介绍频率采样结构。 我们知道了频率域等间隔采样，相应的时域信号会以采样点数为周期进行周期性沿拓，如果在频率域采样点数N大于等于原序列的长度M，则不会引起信号失真，此时原序列的Z变换

15、与频域采样值满足下面关系。 (2.4)设FIR滤波器单位脉冲响应长度为M，系统函数，则（2.4）式用下式表示。 (2.5) 要求频域采样点数。将（2.4）式写成下式： (2.6) 式中 这样是由梳状滤波器和N个一阶网络的并联结构进行级联而成。2.2.2 切比雪夫逼近法滤波器Chebyshev最佳一致逼近法。该方法在数字信号处理中占有重要的定位，是设计FIR DF最理想的方法。但是，该方法的原理稍为复杂78。利用切比雪夫等波纹最佳逼近法设计FIR滤波器，设为的线性组合，即 ，则在A上能唯一的最佳逼近连续函数的充分必要条件是加权函数在A内至少有r+1个极值频率点，即在A内必须存在r+1个频率点 ，

16、其中 且 及 。将余弦函数表示为多项式： (2.7)更为有效的方法是多项式内插公式，可求得 (2.8) 其中，也即若由满足（2.5）和（2.7）确定的,并且由（2.9）式求出，则误差函数就会通过(L+2)个频率上的处。而为避免求解复杂方程组(2.5)、(2.7)来得出系数，Parks-McClellan 9采用Lagrange 多项式内插公式，有 (2.9)其中，这里令，。通过(2.9)式可计算通带和阻带中多处频域的和的值。若对通带和阻带中的所有，都有，则说明已达到最佳逼近。否则，需计算出新的极值频率1011。目前FIR滤波器的实现主要有采用DSP(Digital Signal Process

17、ing)处理器、面向DSP的各类专用ASIC芯片以及FPGA(Field Programmable Gate Array)的方法12。2.3 本章小结 本章详细论述了幅频均衡理论及切比雪夫逼近法滤波器理论。第三章 基于SOPC的系统硬件设计3.1 系统总设计方案提出了设计用于均衡诸如模拟系统的幅度和相位响应等频域特性的数字滤波器。介绍了一种统一频域均衡法。研究了基本的滤波器设计原理。设计并制作一个数字幅频均衡功率放大器。该放大器包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路，其组成框图如图3.1所示。图3.1 总体系统设计框图3.2 前置放大电路的设计对于放大电路我们首要考虑的便是它增

18、益带宽积。首先我们要明确频率范围，在题目中设计的频率要求在20Hz20kHz范围之内。我们以发挥部分的要求看，系统输入为有效值为5mV的正弦信号，题目要求前级放大至少400倍。这是一高倍数的放大，为减小放大后的信号失真，采样两级放大的方式，考虑到输入信号为小信号，为此我们采用共模抑制比较高、对噪声抑制效果好的仪表运放INA12813作为首级放大。由3.1可计算得出第一级取RG=100时放大倍数为200倍。根据图3.1频率响应曲线可知，在放大200倍时INA128有很大的带宽，理论分析上在放大倍数为200时没有失真。第二级使用音频放大器NE553214同相放大2.25倍，这样前置放大器总增益为4

19、50倍。此时输出信号最大有效值值达2.2V，运放的摆率和带宽均满足要求。我们采用2级放大电路，选用INA128为一级运算放大器，该放大器充当了主要倍数的放大，选用专用的音频运算放大器NE5532为二级放大器，两级放大共达到所需的放大倍数的要求。 INA128的放大倍数与RG存在如下关系： （3.1） INA128的增益与宽带的关系： 图3.2 INA128的增益带宽关系 根据音频信号的特点，前置放大器选择由NE5532集成运算放大器构成的电压放大器完成。NE5532在噪声、转换速率、增益带宽积等方面具有优异的指标，由它组成的电压放大器可以很好的满足设计要求。前置放大器有两级放大器组成，该电路具

20、有输出电阻小、抗共模干扰信号强的特点。 我们将NE5532设计为同向比例放大电路，根据放大器的基本放大电路设计原理，其放大倍数与电路中设计的电阻有如下关系: （3.2）NE5532的增益与频率之间存在如下关系：图3.3 NE5532的增益带宽关系综上所述，前置放大电路的设计图如图3.4所示，电容C1、C2是去耦电容，消除低频自激振荡。图3.4 前置放大电路设计图3.3 阻带网络的仿真与分析在阻带网络设计中，题目要求制作带阻网络对前置放大电路输出信号进行滤波，以10kHz时输出信号电压幅度为基准，要求最大衰减10dB。参照题目中所给的电路如图3.5所示.其制图如3.6所示。图3.5 阻带网络图3

21、.6 阻带网络制图3.4 AD转换器的设计 根据采样定理5，即在进行模拟/数字信号的转换过程中，当采样频率fs.max大于信号中，最高频率fmax的2倍时，即：fs.max=2fmax，则采样之后的数字信号完整地保留了原始信号中的信息，一般实际应用中保证采样频率为信号最高频率的510倍。题目要求处理信号的最高频率是20kHz，则采样率在100kHz200kHz。对于AD转换器，选取的标准主要决定于采样频率和位数。采集信号的频率范围为20Hz20kHz，为防止频谱混叠，采样速率应大于奈奎斯特频率。若采样速率太低，一个周期内采集点数太少，波形输出时会存在较大失真；若采样速率太高，相同条件下所需滤波

22、器的阶数更高，增加了滤波器的空间和时间复杂度。为此选取12 位高速低功耗采样模数转换ADS781815。AD器件选用ADS7818，它的采样速率可达500ksps，并且有高稳定性的内部参考源。图3.7是ADS7818的电路设计图。 图3.7 ADS7818电路设计图 3.5 DA转换器的设计 经过滤波后的数字信号要经过DA转换后得到模拟信号供给后级放大。DA转化器的主要技术指标有分辨率，转换精度，转换速度极其温度系数。在选择DA转化器的时候一定要根据以上的技术指标一一对比选择合适的DA转换器。另外值得注意的是DA转化器的电压容许的范围，在实际的运用中DA转化器的精度起到了决定性的作用。 考虑到

23、转换时间和精确度，该系统选择AD66916。AD669数据锁存采用分段译码结构，可减少与数码相关的毛刺，同时采用双缓存锁存结构，避免了虚假模拟信号的产生。 AD669内部集成隐埋式齐纳基准， 图3.8为AD669的电路设计图。图3.8 AD669的电路设计图3.6 功率放大设计采用MOSFET构成的OCL低频功率放大器，MOSFET功率管具有激励功率小，输出功率大，输出漏极电流具有负的温度系数，安全可靠，无需加保护措施，而且还具有工作频率高、偏置简单等优点，为此，采用MOSFET功率管设计功放电路既简单又方便。图中NE5534担任电压驱动激励级，大功率MOSFET配对管模块TN9NP10担任O

24、CL功率管放大。调整R10使TN9NP10的静态电流在1520mA左右，即为正常工作状态。要求输出到8负载上功率Po10W。uOM=加上功率管压降大约到1V。则u=uOM+1=13.65V取电源电压为15V。 所以计算效率为：%。输出的最大不失真的电压为uOM=12.65V。图3.9所示MOSFET功率管OCL低频功率放大器电路可实现如下指标：最大输出功率Po.max25W，频率范围BW=20Hz200kHz，失真系数0.2%，效率65%。 图3.9 功率放大设计图3.7 基于SOPC的系统硬件定制该NIOS II 系统中的处理器和各个具有Avalon总线接口的组件均由Avalon总线连接起来

25、，此NIOS II 系统中用到的组件有：SRAM、Flash存贮器接口、Avlalon-MM三态桥以及多个并行IO接口组件，这些组件与处理器之间总线连接结构如图3.10所示1718：图3.10 本系统中的总线连接结构为了减轻设计者的负担，最佳的途径是把所有和处理器子系统相关的底层详细资料集中到单个工具中。Altera提供了这样的工具SOPC Builder，它包括两方面的内容19：1、它具有直观的图形用户接口（GUI），便于设计者准确地添加和配置系统所需的外设（包括存储器，定制外设和IP模块）。2、它会自动完成系统集成工作，这样设计者不必拘泥于定义存储器映射，中断控制和总线控制这样的工作。 现

26、在已出现了许多基于FPGA的DSP开发工具。DSP Builder就是其中一种，它使得设计者能遵循一条类似于软件设计流程的开发方法进行FPGA的DSP设计，设计效率大为提高20。 设计方法可以从与硬件完全无关的系统级开始，通过DSP Builder中的FIR Compiler将并通过SOPC设计工具Quartus进行综合与适配；最后形成对指定FPGA进行编程配置的POF和SOF文件，实现硬件DSP系统的仿真测试2122。本课题是将由FPGA设计的DSP硬件模块通过SOPC接口编辑成Nios嵌入式系统处理器的用户指令，组成硬件加速器接口模块。利用SOPC Builder和Quarters II构

27、建和生成能完成特定DSP功能的Nios嵌入式系统处理器及其对应接口系统。SOPC Builder 让 IP 制作者制定有关 IP 应该如何连接的细节，这样能够减轻用户的工作量。而且，通过追踪整个系统的配方，就能够 SOPC Builder 透明地调整相应的系统软件反映硬件配置的变化23。3.7.1 NIOS II 软核Nios2软核从硬件上支持系统调试、程序下载、指令追踪、数据追踪，而不需要任何的boot程序。与NiosII配套的有四种JTAG调试模块，它们的调试功能有强有弱，占用资源有多有少，由用户根据需求自行选择24。这就是Nios2处理器的核心CPU，所有的外设都是和这个CPU通过Ava

28、lon总线连接到一起的。采用改进的哈佛存储器结构。处理器带有分离的数据和程序存储器总线控制，具备高速缓存、中断处理功能。Nios II Core有三种类型如图3.11所示：Nios2/e；Nios2/f；Caches & Tightly Coupled Memories：默认；JTAG Debug Module：Level 3；Custom Instructions：默认。在本系统中信号频率只在2020kHz范围内，采集信号的频率不高，我们采用NIOS/f 标准型CPU即可满足要求。其他设置均采用默认的设置25。图3.11 NIOS的处理器3.7.2 JTAG UART设置 添加作为标准输入/

29、输出的设备，本设计中用JTAG UART来作为输入输出终端。如图3.12所示。Simulate设置为DO not generate modelsim aliases for interactive windows。其他采用默认配置26。图3.12 JTAG UART设置3.7.3 Avalon总线设置 Avalon总线接口可以分为两类：Slave和Master。slave是一个从控接口，而master是一个主控接口。slave和master主要的区别是对于Avalon总线控制权的把握。master接口具有相接的Avalon总线控制权，而slave接口是被动的。常见的Avalon的传输结构有：A

30、valon总线从读（slave read），Avalon总线带一个延迟状态从读，Avalon总线从写（slave write），Avalon总线带一个延迟状态从写。如图3.13所示为Avalon总线配置图，选择默认配置的方式27。图3.13 Avalon总线配置3.7.4 SRAM设置SRAM（静态随机存取存储器）是一种只要在供电条件下便能够存储数据的存储器件，而且是大多数高性能系统的一个关键部分。SRAM存储器具有众多的架构，各针对一种特定的应用。在本电路中，SRAM采用芯片IDT71V416。SRAM的好处是接口简单，速度快容易操作，用资源也比较少。如图3.14所示设置SRAM的存储器大小

31、为1024KB。图3.14 SRAM设置3.7.5 flash存储器设置 flash采用的是AMD公司的AM29LV065D，容量是8 M8 B，支持3.03.6 V的读、擦除和编程操作，用于存储系统的引导程序，与MPC5200B的连接原理图如图3所示。芯片AM29I。V065D是23根地址线和8根数据线，所以总线与AM29LV065D的连接可采用non MUXed模式。总线的高8位AD31：24作为数据线和FLASH的数据线相连接，而总线的低24位AD23：0作为地址总线与FLASH的地址线相连接。如图3.15为flash的配置28。图3.15 flash配置3.8 本章小结本章首先从整体上

32、介绍了系统的结构组成，然后对系统的各个模块设计一一进行了介绍和说明。对于可采用的多种设计方案的模块分别介绍的不同方案的实现方式，并对其优缺点进行了分析对比，最终确定合适的设计方案。第4章 系统软件设计4.1 SOPC的设计流程 SOPC设计包括以32位Nios软核处理器为核心的嵌入式系统的硬件配置、硬件设计、硬件仿真、软件设计、软件调试等。SOPC系统设计的基本软件工具主要有：QuartusII，用于完成Nios系统的综合、硬件优化、适配、编程下载和硬件系统测试；SOPC Builder是Altera Nios嵌入式处理器开发软件包，用于实现Nios系统的配置、生成、Nios系统相关的监控和软

33、件调试平台的生成；ModelSim，用于对SOPC Builder生成的Nios的HDL描述进行系统功能仿真；Matlab/DSPBuilder，可借助于生成Nios系统的硬件加速器，进而为其定制新的指令；GNU Pro，用于进行软件调试。图4.1为SOPC开发流程2930。图4.1为SOPC开发流程4.2 基于SOPC的FIR滤波器的实现FIR滤波器的顶层文件如图4.2所示。该顶层文件包括了AD转换器ADS7818，数字低通滤波器，数字高通滤波器，SOPC Builder构造CPU。 图4.2 滤波器设计顶层文件 FIR滤波器是数字信号处理的基本算法之一，是一类较为重要的线性时不变系统，它可

34、在幅度特性随意设计的同时，保证精确的严格的线性相位特性。因此，广泛应用于声音、图像处理等现代通信技术中。例如，在视频处理中，一维操作一般在水平方向进行，因为视频处理一般在水平方向实时采样。而对二维操作，不管是针对不同的图像要素处理，还是改变图像的尺寸大小和形状，都在二维进行滤波。当然，图像数据先在一个方向滤波(水平或垂直)，然后在另一个方向滤波(垂直或水平)3132。FIR宏功能块设计如下：1、设置MegaWizard Plug-In Manager初始对话框。在Tools菜单中选择“MegaWizard Plug-In Manager”，打开“Create a new custom”项。点击

35、“Next”后，产生图4.3对话框，在左栏选择“DSP”项下的Filters中的FIR Compiler v7.2，再选“Cyclone”器件和VerilogHDL语言方式，最后键入Filters文件存放的路径和文件名：H:My ThesisSOPCfir_bandpass，点击“Next”。 图4.3 选择FIR Compiler v7.22、设置fir_bandpass滤波器参数。如图4.4所示。选择了位数及其滤波器的阶数。图4.4 fir_bandpass 滤波器参数设置3.设置fir_highpass滤波器参数设置。运用如上的步骤产生如图4.5所示的fir_highpass滤波器。图4

36、.5 fir_highpass滤波器参数设置4.3 系统模块化程序框图程序设计主要是用程序将FPGA硬件模块化，其整体框图如图4.6所示。图4.6模块化程序框图4.4 AD转化控制程序 选取12 位高速低功耗采样模数转换器ADS7818。此转换芯片接口采用串行数据输出方式，需要在FPGA系统中编写驱动程序以控制其开始转换以及读取转换后的数据。由于在FPGA中程序是并行执行的，这样加快了程序的执行速度。ADS7818的时序如下所示。 整个软件设计相对很简单主要包括时钟的初始化，端口的初始化，SPI串口初始化，AD转换等模块，如图4.7是程序的流程图。图4.7 ADS7818 流程图4.5 DA转

37、换控制程序选取16位内置一个片内基准电压源和输出放大器数模转换器AD669。此转换芯片，需要在FPGA系统中编写驱动程序以控制将滤波处理后的数字信号开始转换。由于在FPGA中程序是并行执行的，这样加快了程序的执行速度33。AD669的程序流程图如图4.8所示。图4.8 AD669的程序流程图4.6 Nios2 IDE早在2002年的时候，Altera公司就基于SOC的设计思想，推出了其第一款32位RISC CPU软核Nios2，那时的Nios CPU功能简单，执行效率低下且不支持在线调试，所以并未得到很大的推广。在Nios CPU基础上，Altera公司又于2005年推出了其第二代32位RIS

38、C CPUNios II。与Nios CPU相比，Nios II CPU在性能方面得到了质的提升，指令执行速度快，执行效率高，且支持JTAG在线调试。Nios II CPU的开发流程与Nios CPU基本一致，唯一不同的就是Nios CPU的软件开发是在Nios SDK Shell下进行，而Nios II CPU则是在Nios II IDE集成环境下开发34。 SOPC的开发流程实际上是一个软硬件协同开发的过程，首先根据硬件需要，决定使用何种性能的CPU，加入系统需要的外设（SRAM、Flash、Timer、UART、Timer和GPIO等），此时一个基本的硬件系统便搭建起来了30。利用专用工

39、具，对这些象积木一样搭起来的系统进行编译，产生FPGA软件可以识别的文件，然后再用FPGA专用软件对这些文件进行编译，产生满足加载FPGA的代码，这样一个硬件平台就全部完成了。接下来工作就是软件开发，在软件集成开发环境中编写代码，编译后，下载到CPU中进行调试。整个过程中软件工作量相对较大。下面对Altera的软件开发环境作一些简要说明3536。Nios II CPU使用的软件开发环境叫Nios2 IDE，它是Nios2系列嵌入式处理器的基本软件开发工具。所有软件开发任务都可以Nios2 IDE下完成，包括编辑、编译和调试程序。Nios2 IDE提供了一个统一的开发平台，用于所有Nios2处理

40、器系统。仅仅通过一台PC机、一片Altera的FPGA以及一根JTAG下载电缆，软件开发人员就能够往Nios2 处理器系统写入程序以及和Nios2处理器系统进行通讯3738。4.6.1 建立Nios2软件工程 Nios2 IDE用户可以利用工程向导来建立一个工程，同时还为软件开发者提供了工程摸板，简化开发的过程。其软件组件包括：Nios II运行库（或者称为硬件抽象层HAL）、轻量级TCP/IP库、C/OS-II RTOS、Altera压缩文件系统。当SOPC软核生成之后，我们要建立Nios2 软件。如图4.9为Nios2的创建窗口39。图4.9 Nios2创建4.6.2 应用程序开发在Nio

41、s2创建完成之后，写入程序，文件编译无误后，紧接着要做的工作就是设置硬件连接等。将USB下载电缆插入到实验箱系统板上的JTAG接口，另一个插入PC端USB（如果USB下载电缆第一次插入，会提示安装驱动。关于USB下载电缆的使用），待USB下载电缆的工作正常后（PWR指示灯和USB指示灯均常亮）后，开启实验箱电源。在Quartus II中通过USB下载电缆将Equalizer.sof文件通过JTAG接口下载到FPGA中。待数据配置结束后，在返回到Nios II IDE窗口，点击Nios II IDE中Run菜单下的Run。在新建的硬件配置中作如下设置：Main标签Project：Target C

42、onnection标签;JTAG cable：USB-Blaster USB-0;JTAG device：1 EP2C35;Nios II Terminal communication device：JTAG_UART其它标签均按照默认设置40。设置完成后，点击【Apply】按钮，将改配置应用到新建的工程中，然后关闭Run窗口。如图4.10所示22。图4.10 配置结束后的窗口4.7 本章小结 本章从流程、算法等角度介绍了系统软件的结构、原理及设计方法等方面内容，对各个程序模块分别进行了介绍，并配以程序流程图，直观地说明了程序的运行流程。第五章 系统调试及结果分析5.1 前置放大电路的测试输入

43、信号再有效值为5mV的情况下，运用EWB软件对设计的前置放大电路进行测试，测试结果如图5.1所示。输入频率（HZ）输出电压（有效值）实际放大倍数（倍）Vorms/Virms误差(%)202.314622.71002.244520.2210002.20450050002.204500100002.204500200002.204500320002.384765.9图5.1 前置放大测试结果5.2 阻带网络的测试 对设计的阻带网络进行测试，得到被测网络的Bode图如图5.2所示。不同频率下测试的电压值如图5.3所示。如5.2为阻带网络的仿真电路图，以10kHz时输出信号电压幅度为基准，在频率为40

44、7.38Hz时衰减最大为17.321dB10dB满足题目所给的要求。图5.2 阻带网络的Bode图表5.1 带阻网络幅频特性测量结果输入频率（HZ）Vip-p（V）Vop-p（V）衰减（-xdB）201.060.664.12505.562.766.081007.282.329.935005.881.1014.5610005.801.1014.4450005.681.5611.22100005.522.486.95200004.843.243.49 根据表5.1带阻网络的数据测试我们可以看出来再500Hz时衰减的最厉害，并且大于10dB。达到了题目中的要求。5.3 幅频均衡电路测试系统输入有效值

45、为5mV的正弦信号，频率从20Hz20kHz，记录数字均衡器的输出幅度，与10kHz时的幅值比较计算其起伏。如表5.2所示。表5.2 幅频均衡电路测试结果信号频率（Hz）2050100200300400500600700800输出信号幅度（V）1.401.421.421.411.311.321.261.271.271.23信号频率（Hz）9001k2k3k4k5k6k7k8k9k输出信号幅度（V）1.271.221.201.201.181.141.081.061.091.15信号频率（Hz）10k11k12k13k14k15k16k17k18k19k20k输出信号幅度（V）1.201.171.

46、101.021.001.061.131.141.101.010.945.4 功率放大的测试运用EWB软件对设计的功率放大进行测试，得到被测网络的不同频率下测试的电压值如表5.3所示。表5.3 功率放的测试结果信号频率HZ205001k3k5k7k9k11k13k15k17k20k输出峰值V22.629.228.828.227.225.427.828.824.423.623.622.45.5 本章小结本章对系统中的几个关键部分如前置放大电路，阻带网络，数字幅频均衡，功率放大电路等进行了测试仿真，并对测试结果进行了具体的分析。第六章 总结与展望6.1 全文总结本文主要完成的工作有： 1、论文以实现

47、数字均衡器为目标，介绍了各个模块的实现方案，介绍了FIR滤波器的实现方法，由于SOPC技术的固有优势，根据国内的具体情况，确立了“基于SOPC技术的数字幅频均衡器放大器的研究”这一研究课题。 2、论文对幅频均衡放大器各个模块的设计规范、系数计算、实现结构、等几方面进行了阐述。利用DSP Builder提供的模块（FIR compiler）完成顶层系统设计及系统仿真测试，并通过SOPC设计工具Quartus进行综合、适配；最后形成对指定FPGA进行编程配置的POF和SOF文件，实现硬件DSP系统的仿真测试。 3、讨论了FIR compiler设计软件DSP builder，以及QuartusII

48、软件。DSP builder是一个系统级设计工具，它架构在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，从而发挥了两种工具的优势。4、论文的主要创造性工作为提出采用一种自定制指令的方式，运用DSP builder 内部的FIR compiler核使设计滤波器设计过程得到简化。论文的主要不足及需要改进之处有：由于时间的问题及其知识能力的限度，设计还有很多需要该进的地方；信号处理方面有些理论知识无法与FIR滤波器实际操作衔接。6.2 展望 1、SOPC技术能灵活地加入自定义指令，内部具有很多的IP核及可自主编写所需要的IP核，只要按照片上总线规范为自定义硬件逻辑加上总线接口

49、，便可以将其包装成IP构件，便能方便的复用。SOPC Builder提供了多个接口，可将自定义构件集成到构件库中，进一步方便了构件的使用。这些自身的优势能满足不同用户的要求，也缩短了设计周期。 2、SOPC builder，DSP builder及QUARTERS II构建的完美结合能完成特定的数字信号处理的各项功能。而滤波器、编码解码模块、FFT变换器、数控振荡器NCO结合，可以在一块FPGA上完成一个数字信号系统的几乎所有功能模块。参考文献1 王建芳，夏清国. 用CPLD/FPGA实现Nios2嵌入式系统配置技术J. 计算机测量与控 制，2008，16(2):500-700.2 彭澄廉等.

50、 挑战SOC基于NIOS的SOPC设计与实践M. 北京: 清华大学出版社， 2004:25-73.3 潘松等. EDA技术应用与发展之管窥J. 电子世界，2004，3:4-74 黄正谨, 徐坚. CPLD系统设计技术入门与应用M. 电子工业出版社. 第1版. 2002.3. 3-1595 丁玉美等. 数字信号处理M. 西安：西安电子科技大学出版社，2000: 195-215.6 胡广书. 数字信号处理理论、算法与实现(第二版)M. 北京: 清华大学出版社，2003.8 50-120.7 A.V.奥本海姆、R.W.谢拂、J.R.巴克著，刘树棠等译. 离散时间信号处理(第二版)M. 西 安：西安交

51、通大学出版社，2001:127-251.8 康华光等. 电子技术基础(模拟部分第五版)M. 北京: 高等教育出版社, 2006:307-4019 刘达. 系统级可编程芯片(SOPC)设计思想与开发策略J 现代电子技术，2002 11(2):2-4.10 蹇兴亮. 一种弱信号检测相关信号的产生方法J. 机械与电子, 2007 (9): 900-1000. 11 E.C.Ifeachor，Barrie W.Jervis著.罗鹏飞等译. 数字信号处理实践方法M. 北京: 电 子工业出版社，2004: 130-162.12 徐志军,徐光辉. CPLD/FPGA的开发与应用M，北京：电子工业出版社，2002.13 INA128 Data sheetEB/OL. 14 NE5532 Data sheetEB/OL. 15 ADS7818 Data sheetEB/OL. 16 AD669Data sheetEB/OL. /AD669.17 Quartus II 7.2 help，Altera Corporation，January 2008.18 SOPC Builder datasheet，Altera Corporation，January 2008.19