实验四组合电路设计(二)(可编程实验)

1、实验四 组合电路设计(二)一、实验目的1、掌握设计逻辑组合电路的方法。2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。3、能够学会通过cpld开发实现组合逻辑电路的功能。二、实验内容（1）设计一个两个2位二进制相乘电路 要求： a写出实验内容的真值表及逻辑表达式。 b编写出实现电路的 vhdl语言程序。 c用max+plus2进行仿真。 d将编好的程序下载到cpld芯片里，用发光二极管观测结果。（2）一位二进制全减器电路设计 要求： a写出实验内容的真值表及逻辑表达式。 b编写出实现电路的 vhdl语言程序。 c用max+plus2进行仿真。 d将编好的程序下载到cpld芯片

2、里，观测结果。（3）开关控制电路设计 要求： a写出实验内容的真值表及逻辑表达式。 b编写出实现电路的 vhdl语言程序。 c用max+plus2进行仿真。 d将编好的程序下载到cpld芯片里，观测结果。三、实验逻辑功能分析及预习情况（1）设计一个两个2位二进制相乘电路列真值表如下：输入输出b1b0a1a0y3y2y1y000000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001（2）一位二进制全减

3、器电路设计列真值表如下：输入输出cibafco0000000111010100110010011101011100011111（3）开关控制电路设计列真值表如下：输入输出cbaf00000011010101101001101011001111四、实验过程（1）启动max+plusii软件；（2）创建一个新工程；1）一个两个2位二进制相乘电路启动文本编译器；编译 vhdl语言程序为library ieee;use ieee.std_logic_1164.all;entity xiangcheng isport(a,b:in std_logic_vector(1 downto 0); y:out

4、std_logic_vector(3 downto 0);end;architecture xxx of xiangcheng isbegin process(a,b) variable ccc:std_logic_vector(3 downto 0); begin ccc:=a&b; case ccc is when 0000=yyyyyyyyyyyyyyyyy=zzzz; end case; end process;end;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。2）一位二进制全减器电路设计启动文本编译器；编译 vhdl语言程序为librar

5、y ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity quanjianqi isport(ci,a,b:in std_logic; f,co:out std_logic);end;architecture rel of quanjianqi isbegin process(ci,a,b) begin if(ci=0and a=0and b=0) then f=0; co=0; elsif(ci=0and a=0and b=1) then f=1; co=1; elsif(ci=0and a=1and

6、b=0) then f=1; co=0; elsif(ci=0and a=1and b=1) then f=0; co=0; elsif(ci=1 and a=0and b=0) then f=1; co=1; elsif(ci=1 and a=0 and b=1 ) then f=0; co=1; elsif(ci=1 and a=1 and b=0 ) then f=0; co=0; else f=1; co=1;end if; end process;end;启动波形图编译器；时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。3）开关控制电路设计启动文本编译器；编译

7、vhdl语言程序为library ieee;use ieee.std_logic_1164.all;entity kaiguan isport(a,b,c:in std_logic; f:out std_logic );end;architecture rel of kaiguan isbeginf=(c and(a xnor b) or (not(c) and (a xor b);end;启动波形图编译器可以的到波形图如下时间分析图 利用真值表验证所设电路的逻辑功能；经过验证保存仿真原理图。五、实验感受通过本次实验我掌握了设计逻辑组合电路的方法。同时我更加熟悉了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。使我对max+plusii有了进一步的了解，通过本次实验我更加熟悉了此软件的基本操作方法。同