实验1QuartusII与DE2入门指导剖析

1、Quartus II 9.0 与DE2入门指导 目录：典型的计算机辅助设计流程开始新建一个项目(project)VHDL设计输入编译设计管脚分配仿真设计电路规划、配置FPGA器件测试设计的电路一个典型的FPGA计算机辅助设计流程如图 1所示。图1设计流程的步骤：设计输入(Design Entry):用原理图或者硬件描述语言说明设计的电路。综合(Synthesis):将输入的设计综合成由FPGA芯片的逻辑元件组成的电路。功能仿真(Functional Simulation ):测试、验证综合的电路功能正确与否，不考虑延时。 适配(Fitting ):将工程的逻辑和时序要求与器件的可用资源相匹配。

2、它将每个逻辑功 能分配给最佳逻辑单元位置，进行布线和时序分析，并选定相应的互连路径和引脚分配。时序分析（Timing Analysis ）:通过对适配电路传播延迟的分析，提供电路的性能指标。时序仿真（Timing Simulation ）:验证电路的功能和时序的正确性。编程和下载配置 （Programmi ng and Con figuration）:在FPGA上实现设计的电路。本文主要介绍 Quartus II 9.0的基本特性。演示如何用 VHDL在Quartusll9.0平台设计和 实现“七人表决器”电路。包括：1创建一个项目（project）； 2用VHDL代码设计输入；3综合；4适配

3、；5分配管脚；6 仿真；7编程与下载。1创建一个项目（1）启动Quartus II （双击桌面图标），选择FileNew Project Wizard，弹出窗口（图 2）图2（2）选择Next，如图3输入项目路径和项目名。本例中，工作路径为C: alteradecision，工程名和顶层实体名为decision。注意：若设计中包含多个实体，则工程名必须和顶层实体名相同，底层实 体的名字不能是工程名。以后的实验会有多个实体，必须注意这一点。初学者 有30%的错误于此相关。本实验中，C:alteradecision为工作路径，decision既是工程名，又是顶层实体名。图3接着按Next，出现图4

4、，提示：输入的项目文件夹不存在，是否要创建。选择是”图4（3）新建项目向导里可以添加已存在的文件，我们这个项目没有要包含已存在的文件，在 图5选择Next oITt Project Vizard: Add Files page 2 of 5J冈Select the detign filec you wart to include in the project aick Add All h add all design files in the project directory to the project. Note： you can always add design files to t

5、he project later.Specify the path names of any non-defaUlt litraries.User Libraries. Back |Finish取消 |图5(4)我们需要指定实现电路的目标器件，在图6中Device family的Family中选择CycloneII，在 Available devices 里选择 EP2C35F672C6。( DE2 上使用的型号)，选择 Next。Nev Project Vizard: Fa*ily A Device Settings pae 3 of 51XSelect the family and dev

6、ice vou want lo Urge* for compilation.Device familyShow in Available device listFamily:Cjfclone IIPackage:FBGATDevices:(AIIRin ount瓯iTTarget deviceC Auto device selected by the Fitter* Specific device selected in Available devices listSpeed grade: EShow advanced devices 厂 HardCopy compatible onlyAva

7、ilable devices：NameCore v.LEsUser I 上一.Memor.Embed.PLLEP2C15AF4S4C612V14448315239616524EPX20F256C6L2V10752152239616524E P2C20F484C61.2V19752315239616524EP2C35F4S4C61.2V33216322483640704EPX35F67X61.2V33216475489840704EP2C5OF404C61.2V505282945944321724=-1EP2C50F672C61.2V505284505944321724V|匚口乃广Ai加11冊伽

8、mnAii Finish取消|(5)在图7里我们可以指定第三方的开发工具，本文只用到Quartus II，未用其他工具,所以选择Next。图7Project j sartl： EDA Tool Settings page 4 of 5Jlis toolto 呼nth日*血 thw current designBextFini wh取消Speedy the other EDA tools * in addition to the Quortus II software “ used with the projectDesign Entry/SynthesisTool name:图8(6) 份摘要

9、出现在图8，按Finish，返回Quartus II的主界面。Sew Project Vizard: Suary page 5 of 5When you click Finish, the project will be created with the following settings:Roiect directory:c:/altefaydecisiorVRqBct name:decisionT op-level design entity：decisionNumber dodded:0Number of user libraries added:0Device assignments

10、:Family name：Cyclone IIDevice:EP2C35F672C6EDA tool$：D esign entry/synthesis:Simulation:T iming日 lywi 鬣Operating conditions：Core voltage:1.2VJunctior temperature targe:0-85 Save as,如图10,文件名为 decision，文件类型为 VHDL File，保存。另存为保存在：| decisionT霆我撮近的丈档A_j kci古i on, vhd桌面汐我的文档我的电腕网上邻居图10在文本编辑器里输入代码，保存。lilorar

11、y ieee;use ieee * std_logic_ll64 * al1; use ieee.st-d logic arith.al 1;use ieeestd logic unsignedQil; entity decision ig H port(B9SLfhfCf dz e, f, g: in std logic; decision: out. st-d Logic);10endentity decision;1112 architecture ltom of dec is ion is13signal vote:unsigned(2 downto 0)14H begin1516vo

12、te3 then decision=112 0selse decision Start Compilation，或者单击 上开始编译，编译完成，会有提示。编译成功，如图11所示。InEd I. * + T*T* tT* * *+ * tT-fr* tTT* tTTA 氏寸T* *Til *Tt-A + T* tT*InEor Rgnina Qu苦工肚曲 11 Classic Tiki” 肋苦 1施皀忙LnEor Cobtaand: qMBt:住些麵 le ad_se ctliig3_e 1 les-ofE ElteettitigaLl-essef-g decisKm - - cliiag_af

13、L81 Y3is_bYDiEef Paxsiieiis enabled 塹祖 uill use 2 of ch皂 2 px.ocea：acs detecMdlInCo: Louges qpd to& fouKce pin TT m deaclnacion pin dtcislan Is L3.04& nslute: DuaKuis II Classic Tlk-lug AnelyzeE vaa successtoL. Q0 网口UwInfo: Duarcud II rull CDBpllaxiDH.卑腳 successtul- 0 rrat4r 3 Mttun讯图11图12所示为编译报告,li

14、stion Report Flow Suuaiy1 flow Sub ar jFlow Stat-usSussful - rd May 22 15 5418 2Q13Qnartuz II Veri on9. 0 luild 132 C2/25/2009 SJ FtQI Versi onRevisi on Namedeci si onTcp-level Entity Maniedecisi onFamilyCyclone IIDvietEP2C35F67&C8Timing NddLsFindtiming raQqiirtfntnliNTotali c el4mantw5 / 33,216 ( 1

15、 % )Total combinationsl functiqre5 / 33,216 ( Pins,如图13。所用到的管脚列在下方。按下表在LOCATION列选择管脚SW0PIN_N25SW1PIN_N26SW2PIN_P25SW3PIN_AE14SW4PIN_AF14SW5PIN_AD13SW6PIN_AC13LEDROPIN_AE23Fl1 Ei3l L Jfj sn TrEaaxLU T?e-1i叼 K-i -4 二Teo Vie*- Wire Bond琢 1砧6 H- EP2C35F(?K6CJKJ&O-MJamed綴 EE：因也g |他H创nkrieNawLw-afcm1 忙 Bt

16、ri;VFF 应 wpUOSt or如 dR.wTL433八*叮1廖”|3 b3.3-V UVTTL 逊皿a c3!3lYHLr*l*.l4 d3.3-M LVITL defadPtl53. IVHL (*V LVTTL |d衬“|91图13分配结果如图14所示Nflffled 9+唆s Ed* X J(Mode FJamcLocotianI/O BankVREF GroijpI/O StandardReserved1E aPIN_N255B5_NJ3-3-V IvnL (def4dt)2bPiN_N26SB5JM13.3-M LVT7L (def adt)rPINJ25SB&.NO3.3-4

17、 LVTIL (dadt)斗l dPIN_AEK7B7JI13-3-VIXT1L ItMadr)3 decisionsees+3.3-V LVTTL (defadt)$! ePIN AFH7B7JJII3-3=VLVTIL(dtfadt)7& FPIN_AD13BB0 NO3,3- IVTIL (drfadO8 gPIN CI33B3.N03.3-V LVTTL (def adt)9图14然后保存：File Close。重新按二1J进行编译。5仿真在仿真之前，需要创建测试用的波形文件：（1） File New 在图 17 窗口 中选择 Vector Waveform File， ok 确认。:

18、SOPC Builder SjwtemFI- Design Filesj j-AHDLFileB lock Dgrami/Schefnaltc Fte-EDIF FileState Machine FiteSsternVeiitog H&L File- Tel Sefipt FiteVenfogHDLFife t.VHDLFifeEi- Memd Fifes-Hewadecimat (InteE-Fcuniat) File- M 昕orylnif命尿fcnFiEeE Verificatrorr/D ebuggjn FifesIn-Sstem Sources and Probes File Lo

19、gic Anatyzer I ritei fece File-S igrtalT a口 H Logic Atwer FfleVector WavetccrnFfeS 口theFitesAHDLlncfudeFfeBlock Symbol FiteChain Detctiplvoft AteSynopses Design CoftsliairtLs File Text FiteOK.Cancel(2)波形文件编辑器如图图1718所示El Ii$ht_vrq jporitr10 OS nt1科恥啦3.4 mSlartEndJ严20 9 m11(5 ntJI 鼠 图18保存文件为decision.v

20、wf ,设置仿真时间：Edit End time ,设置为200ns。选择View Fit in Window 调节窗口显示的效果如图19。图19(3)添加电路仿真需要的节点Edit Insert Nodes or Bus 打开图 20 所示的窗口，单击 Node Finder，图20在图21所示的窗口里，filter选择Pins: all，单击List，列出输入、出节点，单击 选 择，ok确认。Named: |M | Fier: |lPms: alljlC-ustomze.|Loo*; in 卩WTif| J|neludte subentiliesMocIbs FoundSslecled I

21、N adss:NmeAssoimenLi J TIName| Atsigrirnents TILInassignedl IrbUnassignedIt口 cILIriasEignedlIrdUnassignedlIr国I1 decisionUnassigned匸E* EUriiignedlIrAfUn 日 ssiqnedIrilgUna$ignedl Ir U|d&ci$ionhUnassignedIrIdecisionbUnas tiggedIr|dhcisicwn|cUnAssignsdIfl1 IdecisiorijdUnassignsdIrIdcisiodklscisiontlnass

22、ignBd0(Jnignd Ir IdecisioriUnassignedIr時 IdecbifflUgUnassignedIrWode FinderCancel图21(4)设定a,b,c,d,e,f,g的值，如图 22。保存。图22功能仿真仿真之前，选择Assignments Settings打开设置窗口，仿真模式选择Functional，如图23。Ok确需要创建功能仿真连线表：Process ing Gen erate Fun ctio nal Simulation Netlist 。认。通过Processing Start Simulation或者 R开始仿真，仿真结果如图24。Canc

23、el图23时序仿真当通过功能仿真确认设计的电路功能正确之后，开始时序仿真。在图择Timing，然后开始仿真，结果如图25。可以看到约有7ns的延迟。23的仿真模式选Siwl i n 1Settings 一 decisionCatejjoiy:GeneraliFilesLibramsDeviceOpwrting Settings and Conditions 匚 ompilatiDH Piocess SettingsEDA Tool Settings：Analysis & Synthesis SettingsFitter SetnngsTiming Anasi Settings AssemblerDesign AssstaiKSignalTap II Logic ArulyzarLogic Analyzer InfertaceSimulator SettingsSimulation VaificationSiniulaton Oput FfesPwerPI Ptiwei Anaiyzei Selfings SSN Anazer图256编程和配置PFPGA首先连接电源适配器和 usb数据线，在DE2开发板上，靠近电源的 usb接口连接到数 据线。DE2支持2种程序烧录方式：JTAG和AS。JTAG模式把程序直接写在 FPG