多进制数字相位调制系统课程设计

1、目录摘要iabstractii1 引言12 mpsk调制解调的原理22.1 mpsk调制原理22.2 4psk信号产生32.3 4psk信号的解调原理33 mpsk调制电路vhdl程序及仿真63.1 fpga中mpsk的实现63.2 vhdl程序设计方法73.4仿真结果及分析84 mpsk解调程序及仿真结果104.1解调vhdl程序104.2 mpsk解调仿真结果125 心得体会136 参考文献14摘要 多进制数字相位调制也称多元调相或多相制。它利用具有多个相位状态的正弦波来代表多组二进制信息码元。本论文在fpgap（field-rogrammable gate array，现场可编程门阵列）

2、上实现mpsk（多进制相移键控）调制解调的功能。运用vhdl硬件描述语言进行编程，对整个mpsk系统进行仿真，得到仿真时序图，对程序代码进行xst综合，得到rtl视图。仿真结果表明该设计的正确性以及可行性，更清晰直观的了解到mpsk调制解调的原理。关键词：mpsk；fpga实现；vhdl语言abstractmulti-band digital phase modulation, also known as multi-phase or multiphase system. it is a sine wave having a plurality of phase states to repre

3、sent a plurality of sets of binary information symbols. in this paper, to achieve mpsk (m-ary phase shift keying) modulation and demodulation functions fpgap (field-rogrammable gate array, a field programmable gate array) on. using vhdl hardware description language programming for the entire mpsk s

4、ystem simulation, simulation timing diagram of the program code xst synthesis, get rtl view. simulation results show the correctness and feasibility of the design, intuitive to understand more clearly the principle of mpsk modulation and demodulation. keywords: mpsk; fpga realization; vhdl language1

5、 引言fpga(fieldprogrammablegatearray)现场可编程逻辑门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级时，不需额外地改变pcb电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本。数字调制技术是现代通信系统

6、中的关键技术之一，调制器性能的优劣将直接影响通信质阜的好坏。用可编程逻辑器件通过对器件内部的设计来实现系统功能，是一种基于芯片的设计方法。将可编程逻辑器件应用于数字通信系统的调制解调，可大大减轻电路设计和电路板设计的丁作量和难度，有效地增强设计的灵活性，提高 工作效率。本文研究了基于fpga的mpsk调制电路的实现方法，并给出了仿真结果。2 mpsk调制解调的原理2.1 mpsk调制原理多进制数字相位调制也称多元调相或多相制。它利用具有多个相位状态的正弦波来代表多组二进制信息码元，即用载波的一个相位对应于一组二进制信息码元。如果载波有2k个相位，它可以代表 k位二进制码元的不同码组。多进制相移

7、键控也分为多进制绝对相移键控和多进制相对（差分）相移键控。在mpsk信号中，载波相位可取m个可能值，因此，mpsk信号可表示为假定载波频率是基带数字信号速率的整数倍，则上式可改写为:上式中，g(t)是高度为1，宽度为tb的门函数，tb为m进制码元的持续时间，亦即k（k）比特二进制码元的持续时间，为第n个码元对应的相位，共有m种不同取值，令：，这样可得: 。 上式表明，mpsk信号可等效为两个正交载波进行多电平双边带调幅所得已调波之和。因此其带宽与mask信号带宽相同，带宽的产生也可按类似于产生双边带正交调制信号的方式实现。下面以四相相位调制为例进行讨论。四相调相信号是一种四状态符号，即符号有0

8、0、01、10、11四种状态。所以，对于输入的二进制序列，首先必须分组，每两位码元一组。然后根据组合情况，用载波的四种相位表征它们。这种由两个码元构成一种状态的符号码元称为双比特码元。同理，k位二进制码构成一种状态符号的码元则称为k比特码元。2.2 4psk信号产生四相psk（4psk）信号实际是两路正交双边带信号。串行输入的二进制码，两位分成一组。若前一位用a表示，后一位用b表示，经串/并变换后变成宽度加倍的并行码（a、b码元在时间上是对齐的）。再分别进行极性变换，把单极性码变成双极性码，然后与载波相乘，形成正交的双边带信号，加法器输出形成4psk信号。显然，此系统产生的是4系统psk信号。

9、如果产生2系统的psk信号，只需把载波移相4后再加到乘法器上即可。图1系统4psk信号的产生原理框图 2.3 4psk信号的解调原理因为 4 psk信号是两个正交的2 psk信号的合成，所以可仿照 2 psk信号的相干解调方法，用两个正交的相干载波分别检测a和b两个分量，然后还原成串行二进制数字信号，即可完成4 psk信号的解调。此法是一种正交相干解调法，又称极性比较法，原理图在如下图2 系统4psk信号解调原理框图为了分析方便，可不考虑噪声的影响。这样，加到接收机上的信号在符号持续内可时间表示两路乘法器的输出分别为lpf输出分别是根据4移相系统psk信号的相位配置规定，抽样判决器的判决准则表

10、在下页。 当判决器按极性判决时，若正抽样值判为1，负抽样值判为0，则可将调相信号解调为相应的数字信号。解调出的a和b再经并串变换，就可还原出原调制信号。若解调2移相系统的psk信号，需改变移相网络及判决准则。 表1 4 系统判决器判决准则3 mpsk调制电路vhdl程序及仿真3.1 fpga中mpsk的实现fpgaclkstart基带信号分频090180270串并转换四选一开关调制信号图3 mpsk调制方框图注：电路符号图中没有包含模拟电路部分，输出信号为数字信号。基带信号通过串/并转换器xx得到2位并行信号yy；四选一开关 根据yy的数据，选择载波对应的相位进行输出，即得调制信号y。-文件名

11、：mpsk-功能：基于vhdl硬件描述语言，对基带信号进行mpsk调制-说明：调制信号说明如下表所示。表2 调制信号与相位对应表3.2 vhdl程序设计方法 library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mpsk isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -调制信

12、号end mpsk;architecture behav of mpsk issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(1 downto 0);-中间寄存器signal yy:std_logic_vector(1 downto 0);-2位并行码寄存器signal f:std_logic_vector(3 downto 0); -载波fbeginprocess(clk)-通过对clk分频，得到4种相位；并完成基带信号的串并转换beginif clkevent and clk=1 then if start=0 t

13、hen q=0; elsif q=0 then q=1;f(3)=1; f(1)=0; xx(1)=x;yy=xx; elsif q=2 then q=3;f(2)=0; f(0)=1; elsif q=4 then q=5;f(3)=0; f(1)=1; xx(0)=x; elsif q=6 then q=7;f(2)=1; f(0)=0; else q=q+1; end if;end if;end process;y=f(0) when yy=11 else f(1) when yy=10 else f(2) when yy=01 else f(3); -根据yy寄存器数据，输出对应的载波

14、end behav;3.4仿真结果及分析 图4 mpsk调制vhdl程序仿真全图 图5 mpsk调制vhdl程序仿真局部放大图1图6 mpsk调制vhdl程序仿真局部放大图2从仿真结果我们可以看出mpsk数字调制的输出与输入相比存在明显的延迟，4psk中每两位二进制码元组成一个四进制码元，对应一个相应的输出相位。同时可以看出clk时钟信号的频率是输入基带信号的8倍所以一个组合码元的输入输出所占时间均为8倍时钟信号周期。输出信号的跳变都发生在时钟上升沿，并且只有start信号为高电平是才进行调制。4 mpsk解调程序及仿真结果4.1解调vhdl程序解调信号说明如表2所示。将一个信号周期分成4份，

15、高电平权值分别为0、0、0、0，低电平权值分别为1、1、2、3。在程序中，clock为系统时钟信号，start为开始调制信号，start为高电平上升沿时开始进行mpsk调制，x为调制信号，y为解调好的基带信号。表3 解调信号说明载波波形载波相位加法器xx中间信号yyy00+0+2+3=5“00”900+1+2+0=3“01”1801+1+0+0=2“10”2701+0+0+3=4“11”library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ent

16、ity pl_mpsk2 isport(clock :in std_logic; -系统时钟 start :in std_logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号end pl_mpsk2;architecture behav of pl_mpsk2 issignal q:integer range 0 to 7; -计数器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vector(1 downto 0); -2位并行基代信号寄存器s

17、ignal yy:std_logic_vector(2 downto 0); -寄存xx数据beginprocess(clk)beginif clockevent and clock=1 then if start=0 then q=0; elsif q=0 then q=1;yy=xx; y=yyy(0); -把加法计数器的数据送入yy寄存器 if x=0 then xx=001; -调制信号x为低电平时，送入加法器的数据“001” else xx=000; end if; elsif q=2 then q=3; if x=0 then xx=xx+001; -调制信号x为低电平时，送入加法

18、器的数据“001” end if; elsif q=4 then q=5; y=yyy(1); if x=0 then xx=xx+010; -调制信号x为低电平时，送入加法器的数据“010” end if; elsif q=6 then q=7; if x=0 then xx=xx+011; -调制信号x为低电平时，送入加法器的数据“011” end if; else q=q+1; end if;end if;end process;process(yy) -此进程根据yy寄存器里的数据进行译码beginif clk=1 and clkevent then if yy=101 then yyy=00; -yy寄存器“101”对应基带码“00” elsif yy=011 then yyy=01; -yy寄存器“011”对应基带码“01” elsif yy=010 then yyy=10; -yy寄存器“010”对应基带码“10” elsif yy=100 then yyy=11; -yy寄存器“100”对应基带码“11” else yyy=