电工电子-第14章

1、14.1 双稳态触发器双稳态触发器 第第 14 章章 触发器和时序逻辑电路触发器和时序逻辑电路 14.2 寄存器寄存器 14.4 由由 555 定时器组成的单稳定时器组成的单稳 态触发器和无稳态触发器态触发器和无稳态触发器 14.3 计数器计数器 数字电路按照功能的不同分为两类：数字电路按照功能的不同分为两类：组合逻辑电路；时序组合逻辑电路；时序 逻辑电路。逻辑电路。 时序逻辑电路的特点：时序逻辑电路的特点：它的输出状态不仅决定于当时的输它的输出状态不仅决定于当时的输 入状态，而且还与电路的原来状态有关，也就是时序逻辑电路入状态，而且还与电路的原来状态有关，也就是时序逻辑电路 具有记忆功能具有

2、记忆功能。 组合逻辑电路的特点：组合逻辑电路的特点：只由逻辑门电路组成，它的输出变只由逻辑门电路组成，它的输出变 量状态完全由当时的输入变量的组合状态来决定，而与电路的量状态完全由当时的输入变量的组合状态来决定，而与电路的 原来状态无关，它原来状态无关，它不具有记忆功能不具有记忆功能。 触发器是触发器是时序逻辑电路时序逻辑电路的基本单元。的基本单元。 14.1.1 RS 触发器触发器 14.1 双稳态触发器双稳态触发器 1. 基本基本 RS 触发器触发器 Q 10 QQ， 01 QQ， ( (2) ) ，称为，称为置位置位状态状态( (1 态态) ); 两个输入端两个输入端 和和 平时固定接高

3、电位，处于平时固定接高电位，处于 1 态，当态，当 加加负脉冲负脉冲后，后，由由 1 态变为态变为 0 态态。 DSDR 基本基本 RS 触发器触发器的逻辑式的逻辑式QRQQSQ DD, QRQQSQ D D, Q & G1 & G2 DS DR Q 逻辑图逻辑图 10 1 DD SR，) )( ( 01 DD QSQQRQ， 当当 端加负脉冲时，不论触发器端加负脉冲时，不论触发器 的初始状态是的初始状态是 1 态，还是态，还是 0 态，均有态，均有 DR 01 2 DD SR，) )( ( 即将触发器置即将触发器置 0 或保持或保持 0 态。当负脉冲态。当负脉冲 除去后，触发器的状态保持不变

4、，实现除去后，触发器的状态保持不变，实现 存储或记忆功能存储或记忆功能 ，称为直接置，称为直接置 0 端。端。 DR 当当 端加负脉冲时，不论触发器的初始状态是端加负脉冲时，不论触发器的初始状态是 1 态，态， 还是还是 0 态，均有态，均有 ，即将触发器置，即将触发器置 1 或保持或保持 1 态。当负脉冲除去后，触发器的状态也保持不变。态。当负脉冲除去后，触发器的状态也保持不变。 称为直称为直 接置接置 1 端，端， DS 01 QQ， DS 11 3 DD SR，) )( ( QQQRQQQQSQ 1,1D D 这种情况，这种情况， 即将触发器保持原状态不变。即将触发器保持原状态不变。 0

5、0 4 DD SR，) )( ( 这种输入状态下，当负脉冲除去后，将由各种偶然因这种输入状态下，当负脉冲除去后，将由各种偶然因 素决定触发器的最终状态，因而素决定触发器的最终状态，因而禁止出现禁止出现。 基本基本 RS 触发器的逻辑状态表触发器的逻辑状态表 Q DSDR 0 1 0 1 0 1 1 1 不变不变 0 0 不定不定 基本基本 RS 触发器的波形图触发器的波形图 DS DR Q 2. 可控可控 RS 触发器触发器 DR S R Q 图形符号图形符号 DS S1S R1R C1 Q CP & G3 & G4 Q & G1 & G2 DS Q DR R S CP 逻辑电路逻辑电路 与基

6、本与基本 RS 触发器不同的是增触发器不同的是增 加了由非门加了由非门 G3 和和 G4 组成的引导电组成的引导电 路，路，R 和和 S 是置是置 0 和置和置 1 信号输入信号输入 端，还有时钟脉冲端，还有时钟脉冲 CP 输入端。输入端。 时钟脉冲时钟脉冲 CP 是一种控制命令，通过引导电路实现对输入端是一种控制命令，通过引导电路实现对输入端 R 和和 S 的控制，即当的控制，即当 CP = 0 时，不论时，不论 R 和和 S 端的电平如何变化，端的电平如何变化， G3 门和门和 G4门的输出均为门的输出均为 1，基本触发器保持原状态不变。，基本触发器保持原状态不变。 只有当时钟脉冲来到后，

7、即只有当时钟脉冲来到后，即 CP = 1 时，触发器才按时，触发器才按 R 、 S 端的输入状态端的输入状态 来决定其输出状态。来决定其输出状态。 可控可控 RS 触发器的逻辑式触发器的逻辑式 ，QCPSQ QCPRQ 和和 是直接置是直接置 0 和直接置和直接置 1 端端 ，就是不经过时钟脉，就是不经过时钟脉 冲的控制可以对基本触发器置冲的控制可以对基本触发器置 0 或置或置 1 ，一般用于置初态。，一般用于置初态。 在工作过程中它们处于在工作过程中它们处于 1 态。态。 DRDS 可分四种情况分析可分四种情况分析 CP = 1 时触发器的状态转时触发器的状态转 换和逻辑功能，如右表所换和逻

8、辑功能，如右表所 示。示。 可控可控RS 触发器的逻辑状态表触发器的逻辑状态表 Qn +1 0 0 Qn 0 1 1 1 0 0 1 1 不定不定 RS 可见当输入信号可见当输入信号 R 和和 S 的状态相反时，时钟脉的状态相反时，时钟脉 冲来到后，输出冲来到后，输出 Q 端的状端的状 态总是与态总是与 S 端相同。端相同。 CP R S Q 不定不定 可控可控 RS 触发器的工作波形图触发器的工作波形图 ( (初态初态 Q = 0) ) 14.1.2 JK 触发器触发器 KQRQJS ， 主触发器的输出主触发器的输出 端端 Q 与从触与从触 发器的发器的 S 端相连，端相连， 端与从触发器端

9、与从触发器 的的 R 端相连。非门的作用是使两端相连。非门的作用是使两 个触发器的时钟脉冲信号反相。个触发器的时钟脉冲信号反相。 Q 它由两个可控它由两个可控 RS 触触 发器串联组成，分别称为发器串联组成，分别称为 主触发器和从触发器。主触发器和从触发器。J 和和 K 是信号输入端，是信号输入端， 它它 们分别与们分别与 和和 Q 构成与构成与 逻辑关系，成为主触发器逻辑关系，成为主触发器 的的 S 端和端和 R 端，即端，即 Q DR S R Q 图形符号图形符号 DS J1J K1K C1 Q CP DR Q DS J K Q CP Q S R Q CP 主触发器主触发器 从触发器从触发

10、器 1 S R 逻辑电路逻辑电路 逻辑功能分析逻辑功能分析 DR Q DS J K Q CP Q S R Q CP 主触发器主触发器 从触发器从触发器 1 S R 逻辑电路逻辑电路 设时钟脉冲来到之前设时钟脉冲来到之前 ( (CP = 0) ) 触发器的初始状触发器的初始状 态为态为 0。这时主触发器的。这时主触发器的 01 KQRQJS， 当时钟脉冲来到后当时钟脉冲来到后( (CP = 1) )，Q 端由端由 0 1，使从，使从触发触发 器器的的 S = 1，R = 0，当，当 CP 从从 1 下跳为下跳为 0 时，非门输出为时，非门输出为 1，从，从触发器触发器也翻转为也翻转为 1 态，从

11、态，从触触 发器发器与与主触发器主触发器的状态是一致的。的状态是一致的。 反之，设触发器的初始状态为反之，设触发器的初始状态为 1，同样可分析出，主、从，同样可分析出，主、从 触发器都触发器都翻转为翻转为 0。 JK 触发器在触发器在 J = 1, K = 1 的情况下，来一个时钟脉冲，的情况下，来一个时钟脉冲， 它就翻转一次，即它就翻转一次，即 ，此时触发器具有，此时触发器具有计数功能计数功能。 nn QQ 1 JK 触发器在计数情况触发器在计数情况 下的输出波形如右图所示。下的输出波形如右图所示。 CP Q Q 设触发器的初始状态为设触发器的初始状态为 0。 当当 CP = 1 时，由于主

12、触发器的时，由于主触发器的 S = 0, R = 0，Q 端的状态仍为端的状态仍为 0，保持不变。，保持不变。当当 CP 下跳时，下跳时， 由于从触发器的由于从触发器的 S = 0, R = 0， 也保持也保持 0 态不变。态不变。 如果初始状态为如果初始状态为 1，同样可分析出，一个时钟脉冲来到，同样可分析出，一个时钟脉冲来到 后，将保持后，将保持 1 态不变。即态不变。即 nn QQ 1 可分析出不管触发器原来处于什么状态，一个时钟脉冲可分析出不管触发器原来处于什么状态，一个时钟脉冲 来到后，输出一定是来到后，输出一定是 1 态。态。 可分析出不管触发器原来处于什么状态，一个时钟脉可分析出

13、不管触发器原来处于什么状态，一个时钟脉 冲来到后，输出一定是冲来到后，输出一定是 0 态。态。 主从型主从型 JK 触发器的逻辑状态表触发器的逻辑状态表 Qn +1 0 0 Qn 0 1 0 1 0 1 1 1 JK n Q 主从型触发器具有在主从型触发器具有在 CP 从从 1 下跳为下跳为 0 时翻转的特点，时翻转的特点， 也就是具有在时钟脉冲下降沿触发的特点。也就是具有在时钟脉冲下降沿触发的特点。 14.1.3 D 触发器触发器 可以将可以将 JK 触发器转换为触发器转换为 D 触发器，如下图所示。当触发器，如下图所示。当 D = 1，即，即 J = 1，K = 0 时，在时，在 CP 的

14、下降沿触发器翻转为的下降沿触发器翻转为 ( (或保持或保持) )1 态；当态；当 D = 0，即，即 J = 0，K = 1 时，在时，在 CP 的下降的下降 沿触发器翻转为沿触发器翻转为( (或保持或保持) )0 态。态。总之某个时钟脉冲来到后输总之某个时钟脉冲来到后输 出端出端 Q 的状态和该脉冲来到之前输入端的状态和该脉冲来到之前输入端 D 的状态一致。的状态一致。即即 nn DQ 1 图形符号图形符号 DR S R Q DS D1D C1 Q CP DR S R Q DS J 1J K 1K C1 Q CP 1 D 逻辑图逻辑图 D 触发器的逻辑状态表触发器的逻辑状态表 Dn Qn+1

15、 0 0 1 1 国内生产的国内生产的 D 触发器主要是维持阻塞型，是在时钟脉冲触发器主要是维持阻塞型，是在时钟脉冲 的的上升沿上升沿触发翻转，图形符号如下触发翻转，图形符号如下 上升沿上升沿 D 触触 发器发器图形符号图形符号 DR S R Q DS D1D C1 Q CP 也可将也可将 D 触发器转换为触发器转换为 T 触触 发器，如下图，它的逻辑功能是发器，如下图，它的逻辑功能是 每来一个时钟脉冲，翻转一次，每来一个时钟脉冲，翻转一次， 即即 ，具有，具有计数功能计数功能。 n n QQ 1 Q 1D C1 Q CP D 触发器转换触发器转换 为为 T 触发器触发器 返回返回 14.2

16、寄存器寄存器 寄存器用来暂时存放参与运算的数据和运算结果。寄存器用来暂时存放参与运算的数据和运算结果。 14.2.1 数码寄存器数码寄存器 下图是由下图是由 D 触发器触发器( (上升沿触发上升沿触发) )组成组成的四位数码寄存器，的四位数码寄存器， 这是并行输入这是并行输入/并行输出的寄存器。工作之初要先清零。并行输出的寄存器。工作之初要先清零。 DR CP Q3 D FF3 Q d3 第四位第四位 Q2 D FF2 Q d2 第三位第三位 Q1 D FF1 Q d1 第二位第二位 Q0 D FF0 Q d0 第一位第一位 清零清零 寄存寄存 由由 D 触发器组成的四位数码寄存器触发器组成的

17、四位数码寄存器 14.2.2 移位寄存器移位寄存器 移位寄存器不仅有存放数码而且有移位的功能。所谓移位，移位寄存器不仅有存放数码而且有移位的功能。所谓移位， 就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。 CP QJ K Q FF0 Q0 QJ KQ FF1 Q1 Q KQ FF3 Q3 QJ KQ FF2 Q2 1 DR 清零清零 移位脉冲移位脉冲 D 数码输入数码输入 上图是由上图是由 JK 触发器组成的四位移位寄存器。触发器组成的四位移位寄存器。FF0 接成接成 D 触发器，数码由触发器，数码由 D 端输入。设寄存的二

18、进制数为端输入。设寄存的二进制数为 1011，按移位，按移位 脉冲脉冲( (即时钟脉冲即时钟脉冲) )从高位到低位依此串行送到从高位到低位依此串行送到 D 端。经过四个端。经过四个 时钟脉冲，数码依此存入各触发器。时钟脉冲，数码依此存入各触发器。 移位寄存器的状态表移位寄存器的状态表 移位脉冲数移位脉冲数 寄存器中的数码寄存器中的数码 移位过程移位过程 Q3 Q2 Q1 Q0 0 1 2 3 4 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 清清 零零 左移一位左移一位 左移二位左移二位 左移三位左移三位 左移四位左移四位 14.3 计数器计数器 计数器能累计

19、输入脉冲的数目，可以进行加法、减法或两计数器能累计输入脉冲的数目，可以进行加法、减法或两 者兼有的计数，可分为二进制计数器、十进制计数器及任意进者兼有的计数，可分为二进制计数器、十进制计数器及任意进 制计数器。制计数器。 返回返回 计数计数 脉冲数脉冲数 二进制数二进制数 十进十进 制数制数Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 2 3 4 5 6 7 8 计数计数 脉冲数脉冲数 二进制数二进制数 十进十进 制数制数Q3 Q

20、2 Q1 Q0 9 10 11 12 13 14 15 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 9 10 11 12 13 14 15 16 0 0 0 0 0 四位二进制加法计数器的状态表四位二进制加法计数器的状态表 14.3.1 二进制计数器二进制计数器 由二进制加法计数器的状态表可见：由二进制加法计数器的状态表可见： ( (1) )每来一个时钟脉冲，最低位触发器翻转一次；每来一个时钟脉冲，最低位触发器翻转一次； ( (2) )高位触发器是在相邻的低位触发器从高位触发器是在相邻的低位触发器从 1 变为变为 0 进位时翻

21、转。进位时翻转。 可用四个主从型可用四个主从型 JK 触发器来组成异步四位二进制加法计数触发器来组成异步四位二进制加法计数 器，如下图，每个触发器器，如下图，每个触发器 J、K 端悬空，相当于端悬空，相当于 1，故具有计数，故具有计数 功能。功能。 Q3 Q2Q0Q1 Q J K Q FF3 Q J K Q FF2 CP CP Q J K Q FF1 CP Q J K Q FF0 DR 清零清零 CP 计数脉冲计数脉冲 由于计数脉冲不是同时加到各触发器，它们由于计数脉冲不是同时加到各触发器，它们 状态的变换有先有后，因而是异步计数器。状态的变换有先有后，因而是异步计数器。 二进制加法计数器的工

22、作波形图二进制加法计数器的工作波形图( (以三位为例以三位为例) ) Q0 Q1 Q2 CP 1 2 3 4 5 6 7 8 如果计数器仍由四个主从型如果计数器仍由四个主从型 JK 触发器组成，由二进制加触发器组成，由二进制加 法计数器的状态表可得出各位触发器法计数器的状态表可得出各位触发器 J、K 端的逻辑关系式：端的逻辑关系式： ( (1) ) 第一位触发器第一位触发器 FF0 ，每来一个时钟脉冲就翻转一次，每来一个时钟脉冲就翻转一次， 故故 J0 = K0 = 1 ； ( (2) ) 第二位触发器第二位触发器 FF1 ，在，在 Q0 = 1 时再来一个时钟脉冲时再来一个时钟脉冲 才翻转，

23、故才翻转，故 J1 = K1 = Q0 ； ( (3) ) 第三位触发器第三位触发器 FF2 ，在，在 Q1= Q0 = 1 时再来一个时钟脉时再来一个时钟脉 冲才翻转，故冲才翻转，故 J2 = K2 = Q1Q0 ； ( (4) ) 第四位触发器第四位触发器 FF3 ，在，在 Q2 = Q1 = Q0 = 1 时再来一个时再来一个 时钟脉冲才翻转，故时钟脉冲才翻转，故 J3 = K3 = Q2Q1Q0 。 由上述逻辑关系可得出同步二进制加法计数器的逻辑图由上述逻辑关系可得出同步二进制加法计数器的逻辑图 Q Q FF3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2Q0Q1 DR

24、CP J K J K J K J K 由主从型由主从型 JK 触发器组成的同步四位二进制加法计数器触发器组成的同步四位二进制加法计数器 14.3.2 十进制计数器十进制计数器 计数计数 脉冲数脉冲数 二进制数二进制数十进十进 制数制数Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 进位进位 1. 同步十进制加法计数器同步十进制加法计数器 与二进制加法计数器与二

25、进制加法计数器 比较，来第十个脉冲不是比较，来第十个脉冲不是 由由 1001 变为变为 1010，而是，而是 恢复恢复 0000。如果仍由四个。如果仍由四个 主从型主从型 JK 触发器组成。触发器组成。J、 K 端的逻辑关系式应作如端的逻辑关系式应作如 下修改：下修改： ( (1) )第一位触发器第一位触发器 FF0 ， 每来一个时钟脉冲就翻转每来一个时钟脉冲就翻转 一次，故一次，故 J0 = 1， K0 = 1 ； ( (2) )第二位触发器第二位触发器 FF1 ，在，在 Q0= 1 时再来一个时钟脉冲才翻时再来一个时钟脉冲才翻 转，但在转，但在 Q3 = 1 时不得翻转，时不得翻转， 故故

26、 ，K1 = Q0 ； 301 QQJ ( (3) ) 第三位触发器第三位触发器 FF2 ，在，在 Q1 = Q0 = 1 时再来一个时钟脉时再来一个时钟脉 冲翻转，故冲翻转，故 J2 = Q1Q0 ，K2 = Q1Q0 ； ( (4) ) 第四位触发器第四位触发器 FF3 ，在，在 Q2 = Q1= Q0 = 1 时再来一个时时再来一个时 钟脉冲才翻转，当来第十个脉冲时应由钟脉冲才翻转，当来第十个脉冲时应由 1 翻转为翻转为 0，故，故 J3 = Q2 Q1Q0 ，K3 = Q0 。 由上述逻辑关系可得出同步十进制加法计数器的逻辑图由上述逻辑关系可得出同步十进制加法计数器的逻辑图 Q Q F

27、F3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2Q0Q1 DR CP J K J K J K J K 由主从型由主从型 JK 触发器组成的同步十进制加法计数器触发器组成的同步十进制加法计数器 清零清零 计数脉冲计数脉冲 十进制加法计数器的工作波形图十进制加法计数器的工作波形图 CP 1 2 3 4 5 6 7 8 9 10 Q0 Q1 Q2 Q3 下面给出下面给出 CT74LS290 型二型二 五五 十进制计数器的逻辑十进制计数器的逻辑 图、外引线排列图和功能表。图、外引线排列图和功能表。R0(1) 和和 R0(2) 是清零输入端；是清零输入端； S9(1) 和和 S9(2)

28、是置是置“9”输入端输入端。它有两个时钟脉冲输入端，输。它有两个时钟脉冲输入端，输 入计数脉冲入计数脉冲 CP0 和和 CP1 。 CT74LS290 型计数器的逻辑图型计数器的逻辑图 Q Q FF3 Q Q FF2 Q Q FF1 Q Q FF0 Q3 Q2 Q0 Q1 DR CP0 J K J K J K J K CP1 & & DR DR DR DS DS R0(1) R0(2) S9(1) S9(2) 当当 R0(1) 和和 R0(2) 端全为端全为 “1”时，将四个触发器清零；时，将四个触发器清零； 当当 S9(1) 和和 S9(2) 端全为端全为“1”时，时， Q3 Q2 Q1 Q

29、0 = 1001，即表示，即表示 十进制数十进制数 9。 R0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 1 1 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 0 0 0 计计 数数 计计 数数 计计 数数 计计 数数 CT74LS290 型计数器的功能表型计数器的功能表 ( (1) ) 只输入计数脉冲只输入计数脉冲 CP0，由，由 Q0 输出，为二进制计数器。输出，为二进制计数器。 1 2 3 4 5 6 7 14 13 12 11 10 9 8 CT74LS290 UCC R0(1) R0(2) CP1 CP0 Q0 Q3 Q2 Q1 S9(1

30、)S9(2)GND CT74LS290 型计数器外引线排列图型计数器外引线排列图 ( (2) )只输入计数只输入计数 脉冲脉冲 CP1，由，由 Q3 、 Q2 、Q1 输出，为五输出，为五 进制计数器。进制计数器。 ( (3) )将将Q0端与端与CP1 端联接，即构成端联接，即构成8421 码十进制计数器。码十进制计数器。 利用其清零端利用其清零端 进行进行反馈置反馈置 0，可得可得 出小于原进制的多种出小于原进制的多种 进制的计数器。进制的计数器。 例如下图为六进制计数器，它从例如下图为六进制计数器，它从 0000 开始计数，来五个开始计数，来五个 计数脉冲后，变为计数脉冲后，变为 0101

31、，当第六个脉冲来得到后，出现，当第六个脉冲来得到后，出现 0110， 由于由于 Q2 和和 Q1 端分别接到端分别接到 R0(2) 和和 R0(1) 清零端，强迫清零，清零端，强迫清零， 0110 这一状态转瞬即逝，显示不出，立即回到这一状态转瞬即逝，显示不出，立即回到 0000。 六进制计数器六进制计数器 Q3 Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 Q3 Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 九进制计数器九进制计数器 例例 1 数字钟表中数字钟表中 的分、秒计数器都是六的分、秒计数器都是六 十 进

32、 制 ， 试 用 两 片十 进 制 ， 试 用 两 片 CT74LS290 型二型二 五五 十进制计数器联成六十十进制计数器联成六十 进制电路。进制电路。 解解 六十进制计数器六十进制计数器由两位组成，个位由两位组成，个位( (1) )为十进制，十为十进制，十 位位( (2) )为六进制。为六进制。个位的最高位个位的最高位 Q3 联到十位的联到十位的 CP0 ，个位十进，个位十进 制制计数器经过十个脉冲循环一次，每当第十个脉冲来到后计数器经过十个脉冲循环一次，每当第十个脉冲来到后 Q3 由由 1 变为变为 0，相当于一个下降沿，使，相当于一个下降沿，使十位六进制十位六进制计数器计数。计数器计数

33、。 经过六十个脉冲，个位和经过六十个脉冲，个位和十位十位计数器都恢复为计数器都恢复为 0000。 Q3 Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 Q3 Q2 Q1 Q0 S9(1) S9(2) R0(1) R0(2) C0 C1 CP0 个位个位( (1) ) 十位十位( (2) ) +5V 8 4 7 3 6 2 1 5 555 SB +5V 100F 0.01F0.01F 100k 5.1k 14.4 由由 555 定时器组成的单稳态定时器组成的单稳态 触发器和无稳态触发器触发器和无稳态触发器 14.4.1 555 定时器定时器 VA VB + + C1

34、 + + C2 Q QRD SD 5k 5k 5k T 5 & 1 14.4.1 555 定时器定时器 2/3 UCC2/3 UCC1/3 UCC01 1/3 UCC11 2/3 UCC1/3UCC) 接通电源接通电源+UCC 4 8 5 6 2 7 1 3 . . uC C ui uO R 0.01F 上升到上升到2/3 UCC ui t uC t uO t 14.4.2 由由555 定时器组成的单稳态触发器定时器组成的单稳态触发器 ui t uC t uO t 暂稳态暂稳态 tp tp =RC ln3=1.1RC 2/3UCC 因此暂稳态的长短因此暂稳态的长短 取决于取决于RC时间常数时间常数 +UCC 4 8 5 6 2 7 1 3 . . uC C ui uO R 0.01F 14.4.2 由由555 定时器组成的单稳态触发器定时器组成的单稳态触发器 短时用照明灯短时用照明灯 48 1 6 2 3 5 7 uO ui