第一讲可编程逻辑器件结构

1、FPGA and ASIC Technology Comparison - 1 2009 Xilinx, Inc. All Rights Reserved 可编程逻辑器件实验可编程逻辑器件实验 第一部分：可编程逻辑器件结构第一部分：可编程逻辑器件结构 郭杰 2012-11 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 2 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 2 2009 Xi

2、linx, Inc. All Rights Reserved 概述概述 可编程逻辑器件概念可编程逻辑器件概念(Programmable Logic Device， 简称简称PLD) PLD泛指由用户编程，用户可以配置的逻辑器件。它泛指由用户编程，用户可以配置的逻辑器件。它 的基本逻辑结构由与阵列和或阵列组成，能够有效地实现的基本逻辑结构由与阵列和或阵列组成，能够有效地实现 “标准与或式标准与或式”形式的布尔逻辑函数。形式的布尔逻辑函数。 PLD的基本框图的基本框图 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Co

3、mparison - 3 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 3 2009 Xilinx, Inc. All Rights Reserved PLD器件器件 PLD诞生于诞生于20世纪世纪70年代年代，经历了从经历了从PROMPLAPAL GAL低密度低密度PLD到到SPLDCPLDFPGA高密度高密度PLD的发展的发展 过程。过程。 PLD是最早的可编程逻辑器件，它包含两个基本部分：是最早的可编程逻辑器件，它包含两个基本部分： u 逻辑阵列是用户可编程的部分，它由逻辑阵列是用户

4、可编程的部分，它由“与与”矩阵、矩阵、“或或”矩阵及反相器矩阵及反相器 组成。组成。 u 输出单元的作用是使设计者能改变输出单元的作用是使设计者能改变PLD的输出结构。的输出结构。 输入信号通过输入信号通过“与与”矩阵组合成为乘积项，这些乘积项在矩阵组合成为乘积项，这些乘积项在 “或或”矩阵中相加，经输出单元或宏单元输出。矩阵中相加，经输出单元或宏单元输出。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 4 2007 Xilinx, Inc. All Rights Reserved FPG

5、A and ASIC Technology Comparison - 4 2009 Xilinx, Inc. All Rights Reserved PLD器件器件 以以“与与”“或或”阵列结构阵列结构(即乘积项即乘积项Product-Term)为为 基础的基础的PLD器件包括：器件包括： u可编程只读存储器可编程只读存储器PROM u可编程逻辑阵列可编程逻辑阵列PLA u可编程阵列逻辑可编程阵列逻辑PAL u通用可编程阵列逻辑通用可编程阵列逻辑GAL u简单可编程逻辑器件简单可编程逻辑器件SPLD u复杂可编程逻辑器件复杂可编程逻辑器件CPLD 以查找表以查找表(LUT, Look-Up T

6、able)结构为基础的结构为基础的PLD 器件包括：器件包括： u现场可编程门阵列现场可编程门阵列FPGA 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 5 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 5 2009 Xilinx, Inc. All Rights Reserved PLD器件分类器件分类 根据结构、集成度、编程方法分类：根据结构、集成度、编程方法分类： u结构结构基于

7、乘积项基于乘积项(与与/或阵列可编程性或阵列可编程性)/基于基于LUT PROM, PLA, PAL, CPLD FPGA u集成度集成度低低/高高 PROM, PLA, PAL, GAL CPLD, FPGA u编程方法编程方法 掩模掩模 ROM 熔丝熔丝/反熔丝反熔丝 PROM, PAL / Actel FPGA 浮栅浮栅 GAL, CPLD SRAM编程编程 Xilinx/Altera FPGA 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 6 2007 Xilinx, Inc. A

8、ll Rights Reserved FPGA and ASIC Technology Comparison - 6 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PROM 最早出现的最早出现的PLD就是可编程只读存储器就是可编程只读存储器PROM。它是由固。它是由固 定连接的定连接的“与与”阵列和可编程的阵列和可编程的“或或”阵列组成。阵列组成。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 7 2007 Xilinx, Inc. All Ri

9、ghts Reserved FPGA and ASIC Technology Comparison - 7 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PROM PROM缺点：缺点： u 由于与阵列是固定的，不需编程，灵活性较差。而大多数逻由于与阵列是固定的，不需编程，灵活性较差。而大多数逻 辑函数不需要使用输入的全部可能组合，这就使得辑函数不需要使用输入的全部可能组合，这就使得PROM的的 与阵列不能充分利用，造成浪费。与阵列不能充分利用，造成浪费。 u 为了增大芯片的容量，与门阵列可以做的很大，但阵列愈大，为了增大芯片的容量，与门阵列可以做的很

10、大，但阵列愈大， 开关延迟时间愈长，速度较慢。开关延迟时间愈长，速度较慢。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 8 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 8 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PLA PLA结构：结构： u PLA中包含一个可编程连接的中包含一个可编程连接的 “与与”矩阵和一个可编程连接的矩阵和一

11、个可编程连接的 “或或”矩阵，为了减小阵列规模，矩阵，为了减小阵列规模， 提高器件速度，与门阵列不采提高器件速度，与门阵列不采 用全译码式，与门个数小于用全译码式，与门个数小于2n (为输入项数为输入项数)。 1 1 1 1 I3I2I1I0 4输入 可编“或”矩阵 O3O2O1O0 4输出 可编“与”矩阵 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 9 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comp

12、arison - 9 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PLA PLA应用示例：应用示例： u 例如例如: O0 = I0I1I2 + NOT(I1)I2 O1 = I0I1I2 + NOT(I0)NOT(I1)NOT(I2) + I0NOT(I1)I2 O2 = NOT(I0)NOT(I1)NOT(I2) + I1I2 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 10 2007 Xilinx, Inc. All Rights Re

13、served FPGA and ASIC Technology Comparison - 10 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PLA PLA器件除了实现组合逻辑外，还可实现时序逻辑。器件除了实现组合逻辑外，还可实现时序逻辑。 PLA器件对于逻辑功能的处理比较灵活，但处理逻辑功器件对于逻辑功能的处理比较灵活，但处理逻辑功 能较简单的电路时比较浪费资源，相应的编程工具花费能较简单的电路时比较浪费资源，相应的编程工具花费 也较大。也较大。 因此在因此在PLA器件的基础上，发展了器件的基础上，发展了PAL器件和器件和GAL等等PLD 器件。器

14、件。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 11 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 11 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PAL PAL：可编程阵列逻辑：可编程阵列逻辑PAL对对PLA的可编程结构进行了进的可编程结构进行了进 一步的简化，其与阵列可编程，或阵列固定。一步的简化，其与阵列可编程，或阵列固定。 2

15、007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 12 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 12 2009 Xilinx, Inc. All Rights Reserved PLD器件器件PAL PAL器件具有灵活的设计功能，与器件具有灵活的设计功能，与PLA器件相比，体积器件相比，体积 小，功耗低，速度快，有防止复制该逻辑的保密熔丝，小，功耗低，速度快，有防止复制该逻辑的保密熔丝

16、， 可实现产品的加密功能。缺点是可实现产品的加密功能。缺点是PAL器件采用的熔丝工器件采用的熔丝工 艺，一旦编程，无法改写，而且不同的输出结构需要选艺，一旦编程，无法改写，而且不同的输出结构需要选 用不同型号的用不同型号的PAL器件。器件。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 13 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 13 2009 Xilinx, Inc. All

17、 Rights Reserved PLD器件器件GAL GAL是基于是基于PAL结构的增强型器件，具有与结构的增强型器件，具有与PAL器件器件 相同的基本结构形式，既采用可编程相同的基本结构形式，既采用可编程“与与”矩阵及固矩阵及固 定的定的“或或”矩阵结构，但是编程方式不同。矩阵结构，但是编程方式不同。GAL有如有如 下优点：下优点： u采用采用CMOS的浮栅工艺的浮栅工艺 可以重复编程可以重复编程 由于采用由于采用CMOS工艺而使器件速度提高，功耗下降工艺而使器件速度提高，功耗下降 具有不挥发性，在器件掉电后不必对具有不挥发性，在器件掉电后不必对GAL器件重新编程器件重新编程 有一种有一种

18、“安全保护单元安全保护单元”，允许对，允许对GAL器件实现安全保护器件实现安全保护 u采用了一种可编程输出逻辑宏单元采用了一种可编程输出逻辑宏单元OLMC(Output Logic Macro Cell) 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 14 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 14 2009 Xilinx, Inc. All Rights Reserved 输

19、出逻辑宏单元输出逻辑宏单元OLMC GAL器件输出逻辑宏单元器件输出逻辑宏单元(OLMC) 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 15 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 15 2009 Xilinx, Inc. All Rights Reserved OLMC的作用的作用 提供时序电路需要的寄存器或触发器。提供时序电路需要的寄存器或触发器。 提供多种形式的输入提供多

20、种形式的输入/输出方式。输出方式。 提供内部信号反馈，控制输出逻辑极性。提供内部信号反馈，控制输出逻辑极性。 分配控制信号，如寄存器的时钟和复位信号，三态门的分配控制信号，如寄存器的时钟和复位信号，三态门的 输出使能信号。输出使能信号。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 16 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 16 2009 Xilinx, Inc. All R

21、ights Reserved CPLD器件器件 PAL的问题的问题 u太多的输入和输出太多的输入和输出 u延时受到延时受到“与与”阵列的影响阵列的影响 u直接扩展直接扩展PAL结构的效率不高结构的效率不高 CPLD是由多个类似是由多个类似PAL的功能块组成，具有很的功能块组成，具有很 长的固定于芯片上的布线资源，通过位于中心长的固定于芯片上的布线资源，通过位于中心 的互连矩阵连接在一起。的互连矩阵连接在一起。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 17 2007 Xilinx, I

22、nc. All Rights Reserved FPGA and ASIC Technology Comparison - 17 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件 CPLD采用的是多路开关的采用的是多路开关的 互连方式即集总总线方式，互连方式即集总总线方式， 因而具有较大的时间可预因而具有较大的时间可预 测性。总线上任意一对输测性。总线上任意一对输 入端与输出端之间的延时入端与输出端之间的延时 相等。相等。 CPLD的编程工艺有三种：的编程工艺有三种： u EPROM工艺工艺 u E2PROM工艺工艺 u FLASH工艺工艺 2007

23、 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 18 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 18 2009 Xilinx, Inc. All Rights Reserved PLD的编程方法的编程方法熔丝熔丝 熔丝熔丝(Fuse)型开关型开关 u 每个编程互联节点上有熔丝，需要连接，保留熔丝；若需断开，每个编程互联节点上有熔丝，需要连接，保留熔丝；若需断开， 则用比工作电流大得多的编程电

24、流烧断熔丝。一次性编程。熔丝则用比工作电流大得多的编程电流烧断熔丝。一次性编程。熔丝 占芯片面积较大。占芯片面积较大。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 19 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 19 2009 Xilinx, Inc. All Rights Reserved PLD的编程方法的编程方法反熔丝反熔丝 反熔丝反熔丝(Antifuse)型开关型开关 u

25、 未编程时开关呈高阻未编程时开关呈高阻(例如一对反向串联的肖特基二极管例如一对反向串联的肖特基二极管)，当编程，当编程 电压加在开关上将介质击穿后电压加在开关上将介质击穿后(使一个二极管永久性击穿而短路使一个二极管永久性击穿而短路)， 开关呈现导通状态。一次性编程。开关呈现导通状态。一次性编程。 antifuse polysiliconONO dielectric n+ antifuse diffusion 2l 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 20 2007 Xilinx,

26、 Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 20 2009 Xilinx, Inc. All Rights Reserved PLD的编程方法的编程方法浮栅浮栅 浮栅晶体管编程浮栅晶体管编程 (EPROM、EEPROM和和Flash ROM) u 利用浮栅存储电荷来保存数据。可多次编程，非易失可重复擦除利用浮栅存储电荷来保存数据。可多次编程，非易失可重复擦除 器件：器件：GAL、CPLD。 u EPROM 紫外线擦除，擦除难度大。紫外线擦除，擦除难度大。 u EEPROM电擦除。电擦除。 u Flash ROM

27、快速电擦除快速电擦除 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 21 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 21 2009 Xilinx, Inc. All Rights Reserved EPROM N N S SiO 2 G2(多晶硅）G1(多晶硅） D A1 P (a) 浮栅雪崩注入型MOS管结构(b) 电路符号 G2 D S G1 石英窗 (c) 存储器外型 G1

28、G2 V1 D V2 S yi xi CS CS ED DO (d) 读出时的电路 N N 紫外光 P (e) 光擦除后为全“1” G1 G2 V1 D V2 S yi xi P (f) 写“0”时的电路 EPROM存储器存储器 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 22 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 22 2009 Xilinx, Inc. All Right

29、s Reserved EPROM u EPROM的基本结构是一个浮栅管，浮栅管相当于一个电子开关，的基本结构是一个浮栅管，浮栅管相当于一个电子开关， 当浮栅中注入电子时，浮栅管截止；当浮栅中没有电子注入时，当浮栅中注入电子时，浮栅管截止；当浮栅中没有电子注入时， 浮栅管导通。浮栅管导通。 u 与普通的与普通的NMOS管很相似，但有管很相似，但有G1和和G2两个栅极，两个栅极，G1栅没有引出线，栅没有引出线， 被包围在二氧化硅被包围在二氧化硅(SiO2)中，称之为浮栅；中，称之为浮栅；G2为控制栅，有引出线。为控制栅，有引出线。 u 当当G1栅有电子积累时，该栅有电子积累时，该MOS管的开启电压

30、变得很高，即使管的开启电压变得很高，即使G2栅栅 为高电平，该管仍不能导通，相当于存储了为高电平，该管仍不能导通，相当于存储了“0”。反之，当。反之，当G1栅无栅无 电子积累时，电子积累时，MOS管的开启电压较低，当管的开启电压较低，当G2栅为高电平时，该管可栅为高电平时，该管可 以导通，相当于存储了以导通，相当于存储了“1”。 u EPROM器件的上方有一个石英窗口，当用光子能量较高的紫外光器件的上方有一个石英窗口，当用光子能量较高的紫外光 照射浮栅时，照射浮栅时，G1中电子获得了足够的能量，穿过氧化层回到衬底中电子获得了足够的能量，穿过氧化层回到衬底 中。这样可使浮栅上的电子消失，达到抹去

31、存储信息的目的，相中。这样可使浮栅上的电子消失，达到抹去存储信息的目的，相 当于存储器又存入了全当于存储器又存入了全“1”。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 23 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 23 2009 Xilinx, Inc. All Rights Reserved EEPROM P1 G2 G1 S D V2 V1 (c) 抹成全“1” G2 G

32、1 P2 V1 D V2 (d) 写“0”时的电路 S 数据线 字选线 V1 V2 D S G1 G2 3 V (e) 读出时的电路 N N S SiO 2 G1(多晶硅) G2(多晶硅) 薄氧化层区 D (a) 结构图 P G2 G1 D S (b) 电路符号 EEPROM存储器存储器 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 24 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison -

33、24 2009 Xilinx, Inc. All Rights Reserved EEPROM u EEPROM也可写成也可写成E2PROM，它是电可擦除电编程的元件。，它是电可擦除电编程的元件。EEPROM 有多种工艺，也是基于浮栅技术。有多种工艺，也是基于浮栅技术。 u 具有两个栅极的具有两个栅极的NMOS管，其中管，其中G1是控制栅，它是一个浮栅，无引是控制栅，它是一个浮栅，无引 出线；出线；G2是抹去栅，它有引出线。在是抹去栅，它有引出线。在G1栅和漏极之间有一小面积栅和漏极之间有一小面积 的氧化层，其厚度极薄，可产生隧道效应。的氧化层，其厚度极薄，可产生隧道效应。 u 当当G2栅加栅

34、加20 V的正脉冲的正脉冲P1时，通过隧道效应，电子由衬底注入到时，通过隧道效应，电子由衬底注入到G1 浮栅，相当于存储了浮栅，相当于存储了“1”，利用此方法可将存储器抹成全，利用此方法可将存储器抹成全“1”状态。状态。 u 存储器在出厂时，存储内容也为全存储器在出厂时，存储内容也为全“1”状态。使用时可根据需要把状态。使用时可根据需要把 某些存储单元写某些存储单元写“0”。写。写“0”时漏极时漏极D加加20 V正脉冲正脉冲P2，G2栅接地，栅接地， 浮栅上电子通过隧道返回衬底，相当于写浮栅上电子通过隧道返回衬底，相当于写“0”。 u EEPROM读出时，读出时，G2栅加栅加3 V的电压，若的

35、电压，若G1栅有电子积累，则栅有电子积累，则T2管不管不 能导通，相当于存能导通，相当于存“1”；若；若G1栅无电子积累，则栅无电子积累，则T2管导通，相当于管导通，相当于 存存“0”。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 25 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 25 2009 Xilinx, Inc. All Rights Reserved Flash ROM

36、Flash ROM是一种新的可再编程只读存储器，它把是一种新的可再编程只读存储器，它把EPROM的高密度、的高密度、 低成本的优点与低成本的优点与EEPROM的电擦除性能结合在一起。的电擦除性能结合在一起。 Flash ROM与与EPROM和和EEPROM一样属于浮栅编程器件，其存储单元一样属于浮栅编程器件，其存储单元 也是由带两个栅极的也是由带两个栅极的MOS管组成。其中一个栅极称为控制栅，连接管组成。其中一个栅极称为控制栅，连接 到读到读/写电路上；另一个栅极称为浮置栅，位于控制栅与写电路上；另一个栅极称为浮置栅，位于控制栅与MOS管传管传 输沟道之间，并完全处于绝缘的二氧化硅的包围之中。

37、输沟道之间，并完全处于绝缘的二氧化硅的包围之中。 闪速存储器的编程和擦除分别采用了两种不同的机理。在编程方闪速存储器的编程和擦除分别采用了两种不同的机理。在编程方 法上，它与法上，它与EPROM相似，利用相似，利用“热电子注入技术热电子注入技术”，在擦除方法上，在擦除方法上 则与则与EEPROM相似，利用相似，利用“电子隧道效应电子隧道效应”。 编程时，一个高压编程时，一个高压(12 V)加到加到MOS管的控制栅，且漏极管的控制栅，且漏极-源极偏置电源极偏置电 压为压为67 V，MOS管强烈导通，沟道中的一些热电子就具有了足够管强烈导通，沟道中的一些热电子就具有了足够 的能量到达浮置栅，将的能

38、量到达浮置栅，将MOS管的阈值电压从大约管的阈值电压从大约2 V提高到大约提高到大约6 V。 擦除过程则利用电子的隧道效应来完成，即在浮栅与擦除过程则利用电子的隧道效应来完成，即在浮栅与MOS管沟道间管沟道间 极薄的氧化层上施加一个大电场，使浮栅上的电子通过氧化层回极薄的氧化层上施加一个大电场，使浮栅上的电子通过氧化层回 到沟道中，从而擦除存储单元中的内容。到沟道中，从而擦除存储单元中的内容。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 26 2007 Xilinx, Inc. All

39、Rights Reserved FPGA and ASIC Technology Comparison - 26 2009 Xilinx, Inc. All Rights Reserved Flash ROM Flash ROM在设计和工艺上与成熟的在设计和工艺上与成熟的EPROM的产品十分相似，的产品十分相似， 可以用类似于可以用类似于EPROM所用的工艺流程来制造。但两者之间存所用的工艺流程来制造。但两者之间存 在以下差别：在以下差别： Flash ROM单元在源区利用分级双扩散；单元在源区利用分级双扩散； Flash ROM有更薄的隧道氧化物层。有更薄的隧道氧化物层。 控制栅 浮栅 沟道

40、氧化物 介质 P层衬底 EPROM 单元 控制栅 浮栅 沟道氧化物 介质 P层衬底 闪速存储器单元 N 源 N 漏 N 源 N 漏 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 27 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 27 2009 Xilinx, Inc. All Rights Reserved PLD的编程方法的编程方法SRAM 静态配置存储器静态配置存储器(SRAM)

41、编程编程 u SRAM，易失元件，易失元件，Xilinx FPGA u 每次加电必须重新配置，每次加电必须重新配置， 方便在线重置方便在线重置 WL BL VDD M5 M6 M4 M1 M2 M3 BL Q Q Config. Control Read/Write. Control Data IO 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 28 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Compari

42、son - 28 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件 CPLD采用的是多路开关的采用的是多路开关的 互连方式即集总总线方式，互连方式即集总总线方式， 因而具有较大的时间可预因而具有较大的时间可预 测性。总线上任意一对输测性。总线上任意一对输 入端与输出端之间的延时入端与输出端之间的延时 相等。相等。 CPLD的编程工艺有三种：的编程工艺有三种： u EPROM工艺工艺 u E2PROM工艺工艺 u FLASH工艺工艺 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technolo

43、gy Comparison - 29 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 29 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件Altera-MAX7000 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 30 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology

44、 Comparison - 30 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件内部结构内部结构 分为三块结构：分为三块结构：宏单元宏单元(Macro cell)，可编程连线可编程连线(PIA)和和I/O控制块控制块。 宏单元是宏单元是PLD的基本结构，由它来实现基本的逻辑功能。的基本结构，由它来实现基本的逻辑功能。 蓝色部分是多个宏单元的集合蓝色部分是多个宏单元的集合(因为宏单元较多，没有一一画出因为宏单元较多，没有一一画出)。 可编程连线负责信号传递，连接所有的宏单元。可编程连线负责信号传递，连接所有的宏单元。 I/O控制块负责输入输出的电气特

45、性控制，比如可以设定集电极开控制块负责输入输出的电气特性控制，比如可以设定集电极开 路输出、摆率控制、三态输出等。路输出、摆率控制、三态输出等。 图中左上的图中左上的INPUT/GCLK1、INPUT/GCLRn、INPUT/OE1、INPUT/OE2是是 全局时钟，清零和输出使能信号，这几个信号有专用连线与全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中中 每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Tech

46、nology Comparison - 31 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 31 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件宏单元结构宏单元结构 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 32 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology

47、 Comparison - 32 2009 Xilinx, Inc. All Rights Reserved CPLD器件器件宏单元结构宏单元结构 左侧是乘积项阵列，实际就是一个左侧是乘积项阵列，实际就是一个与或阵列与或阵列，每一个交，每一个交 叉点都是一个可编程熔丝，如果导通就是实现叉点都是一个可编程熔丝，如果导通就是实现“与与”逻辑。逻辑。 后面的乘积项选择矩阵是一个后面的乘积项选择矩阵是一个“或或”阵列。两者一起完成阵列。两者一起完成 组合逻辑。组合逻辑。 图右侧是一个可编程图右侧是一个可编程D触发器，它的时钟，清零输入都触发器，它的时钟，清零输入都 可以编程选择，可以使用专用的全局清零

48、和全局时钟，可以编程选择，可以使用专用的全局清零和全局时钟， 也可以使用内部逻辑也可以使用内部逻辑(乘积项阵列乘积项阵列)产生的时钟和清零。产生的时钟和清零。 如果不需要触发器，也可以将此触发器旁路，信号直接如果不需要触发器，也可以将此触发器旁路，信号直接 输给输给PIA或输出到或输出到I/O脚。脚。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 33 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Compar

49、ison - 33 2009 Xilinx, Inc. All Rights Reserved FPGA器件器件 由逻辑功能块排列成阵列组成，并由可编程的内部连线连接由逻辑功能块排列成阵列组成，并由可编程的内部连线连接 这些逻辑功能块来实现不同的设计。这些逻辑功能块来实现不同的设计。 更高密度，更复杂的布线结构和逻辑实现。更高密度，更复杂的布线结构和逻辑实现。 Xilinx FPGA芯片内部结构芯片内部结构 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 34 2007 Xilinx, In

50、c. All Rights Reserved FPGA and ASIC Technology Comparison - 34 2009 Xilinx, Inc. All Rights Reserved FPGA器件器件 典型的典型的FPGA通常包含三类基本资源：通常包含三类基本资源： u 可编程逻辑功能块：是实现用户功能的基本单元，多个逻辑功能可编程逻辑功能块：是实现用户功能的基本单元，多个逻辑功能 块通常规则地排成一个阵列结构，分布于整个芯片；块通常规则地排成一个阵列结构，分布于整个芯片； u 可编程输入可编程输入/输出块：完成芯片内部逻辑与外部管脚之间的接口，输出块：完成芯片内部逻辑与外

51、部管脚之间的接口， 围绕在逻辑单元阵列四周；围绕在逻辑单元阵列四周； u 可编程内部互连资源：包括各种长度的连线线段和一些可编程连可编程内部互连资源：包括各种长度的连线线段和一些可编程连 接开关，它们将各个可编程逻辑块或输入接开关，它们将各个可编程逻辑块或输入/输出块连接起来，构成输出块连接起来，构成 特定功能的电路。用户可以通过编程决定每个单元的功能以及它特定功能的电路。用户可以通过编程决定每个单元的功能以及它 们的互连关系，从而实现所需的逻辑功能。们的互连关系，从而实现所需的逻辑功能。 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC

52、Technology Comparison - 35 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 35 2009 Xilinx, Inc. All Rights Reserved FPGA器件器件 除了上述构成除了上述构成FPGA基本结构的三种资源以外，随着工基本结构的三种资源以外，随着工 艺的进步和应用系统需求的发展，一般在艺的进步和应用系统需求的发展，一般在FPGA中还可中还可 能包含以下可选资源：能包含以下可选资源： u 存储器资源存储器资源(块块RAM、分布式、分布式RAM)；

53、u 数字时钟管理单元数字时钟管理单元(分频分频/倍频、数字延迟、时钟锁定倍频、数字延迟、时钟锁定)； u 算术运算单元算术运算单元(高速硬件乘法器、乘加器高速硬件乘法器、乘加器)； u 多电平标准兼容的多电平标准兼容的I/O接口；接口； u 高速串行高速串行I/O接口；接口； u 特殊功能模块特殊功能模块(以太网以太网MAC等硬等硬IP核核)； u 微处理器微处理器(PowerPC405等硬处理器等硬处理器IP核核)。 例如：例如：Xilnx Virtex-II系列系列FPGA 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Techno

54、logy Comparison - 36 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 36 2009 Xilinx, Inc. All Rights Reserved FPGA可编程单元结构可编程单元结构 按编程的方式和逻辑功能的类型主要有三种：按编程的方式和逻辑功能的类型主要有三种： uSRAM-查找表类型查找表类型(以以Xilinx Virtex-II为例为例) u反熔丝的多路开关类型反熔丝的多路开关类型FPGA器件器件 u基于基于Flash的的FPGA 2007 Xilinx, I

55、nc. All Rights Reserved FPGA and ASIC Technology Comparison - 37 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 37 2009 Xilinx, Inc. All Rights Reserved Virtex II器件结构器件结构 FPGA采用逻辑单元阵列采用逻辑单元阵列LCA(Logic Cell Array)，内部包括可配，内部包括可配 置逻辑模块置逻辑模块CLB(Configurable Logic Block)、输出输入

56、模块、输出输入模块IOB (Input Output Block)和内部连线和内部连线(Interconnect)三个部分三个部分 I/O Blocks (IOBs) Configurable Logic Blocks (CLBs) Clock Management (DCMs, BUFGMUXes) Block SelectRAM resource Dedicated multipliers Programmable interconnect 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison -

57、 38 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 38 2009 Xilinx, Inc. All Rights Reserved Xilinx Virtex-II FPGA的的CLB结构结构 Slice包含逻辑资源并被排列包含逻辑资源并被排列 成两列成两列 交换矩阵提供对通用布线资交换矩阵提供对通用布线资 源的访问源的访问 本地布线资源提供同一个本地布线资源提供同一个 CLB中的几个中的几个Slice之间的互之间的互 联走线，并且提供到相邻联走线，并且提供到相邻 CLB的走线的走线

58、CIN Switch Matrix BUFT BUFT COUTCOUT Slice S0 Slice S1 Local Routing Slice S2 Slice S3 CIN SHIFT Virtex-II CLB contains four slices 可配置逻辑模块可配置逻辑模块(CLB, Configurable Logic Block) 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 39 2007 Xilinx, Inc. All Rights Reserved FPGA

59、and ASIC Technology Comparison - 39 2009 Xilinx, Inc. All Rights Reserved Xilinx Virtex-II FPGA的的Slice结构结构 每个每个Slice有有4个输出个输出 u 两个寄存器输出，两个非寄存器两个寄存器输出，两个非寄存器 输出输出 u 两个两个BUFT与每个与每个CLB相连，并能相连，并能 被被CLB的所有的所有16个输出访问个输出访问 进位逻辑垂直运行，只向进位逻辑垂直运行，只向 上进位上进位 u 每个每个CLB有两个独立的进位链有两个独立的进位链 简化的简化的Slice结构结构 Slice 0 LU

60、TCarry LUTCarry DQ CE PRE CLR D Q CE PRE CLR 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 40 2007 Xilinx, Inc. All Rights Reserved FPGA and ASIC Technology Comparison - 40 2009 Xilinx, Inc. All Rights Reserved Xilinx Virtex-II FPGA的的Slice结构结构 Slice特性特性 uLUTs uMUXF5, MU