微机原理lecture05

1、1 2 运算器 存储器 控制器 输出设备输入设备 数 据 地 址 指 令 状 态 和 请 求 命 令 和 应 答 状 态 命 令 命 令 和 应 答 状 态 和 请 求 程序和数 据输入 输出结果 以存储器为中心的冯以存储器为中心的冯诺伊曼计诺伊曼计 算机结构算机结构 3 v计算机的层次式存储系统结构 v半导体存储器分类及特点 半导体存储器的分类 半导体存储器的性能指标 v半导体存储器的原理 RAM、ROM、新型存储器 v主存储器系统设计 v高速缓存(Cache) 本章主要内容本章主要内容 4 v微型机包括多种存储器，根据位置可分为：主存（ 内存），辅存（外存） v主存储系统主存储系统 解决速

2、度问题解决速度问题 v辅助存储系统辅助存储系统 解决容量问题解决容量问题 高速缓冲存储器高速缓冲存储器 主存储器主存储器 磁盘存储器磁盘存储器 光盘，磁带等光盘，磁带等 1.微型机的存储系统结构微型机的存储系统结构 5 1.1存储器的分类 v内存存放当前运行的程序和数据。 特点特点：快，容量小，随机存取，快，容量小，随机存取，CPU可直接访问可直接访问。 通常由通常由半导体存储器半导体存储器构成构成 RAM、ROM v外存存放非当前使用的程序和数据。 特点特点：慢，容量大，顺序存取慢，容量大，顺序存取/块存取块存取。需调入内存后需调入内存后 CPU才能访问才能访问。 通常由通常由磁、光存储器磁

3、、光存储器构成，也可以由半导体存储器构成构成，也可以由半导体存储器构成 磁盘、磁带磁盘、磁带、CD-ROM、DVD-ROM、固态盘固态盘 6 7 v主存、辅存各有优缺点，单独使用同一种类型的 存储器很难同时满足容量大、速度快及价格低这 三方面的要求 v将两个或两个以上速度、容量和价格各不相同的 存储器用硬件、软件或软硬件相结合的方法组织 起来 这样就构成了计算机的存储系统。 v系统的存储速度接近最快的存储器，容量接近最 大的存储器。 1.2 计算机的层次式存储系统结构 1234 A B C D 4321 D C B A 寄存器 cache 内存储器 外存储器 图7.1 层次式存储系统结构 主机

4、内部 I/O设备 容量 小 大 速度 快 慢 8 v层次式存储系统结构分为四级：寄存器组、 高速缓存、主存、外存。越靠近CPU的存储 器，其存储容量越小，存取速度越快，单位 容量价格越高。 v上述四级存储系统也可看成两个二级系统： 高速缓存主存：用于提高CPU访问存储器的速 度；CPU也可直接访问主存。 主存外存：用于弥补主存容量的不足；CPU只 能通过主存访问外存。 9 1.3.半导体存储器的分类 v按制造工艺 双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 v按使用属性 随机存取存储器RAM：可读可写、断电丢失 只读存储器ROM：正常只读、断电不丢失 10 半导 体存

5、 储器 只读存储器 （ROM） 随机存取 存储器 （RAM） 静态RAM 动态RAM 非易失RAM 掩膜型ROM 可编程型ROM（PROM） 光擦除型ROM（EPROM） 电擦除型ROM（EEPROM） 双极型 RAM MOS型 RAM 11 存储容量 存储器所能记忆信息的多少即存储器所包含记忆单 元的总位数称为存储容量。 v存储容量可以用二进制位(bit)或二进制字节(Byte)为单 位来衡量。如128Mb、16MB等。 v每个存储单元具有一个唯一的地址，可存储1位（位片结构 ）或多位（字片结构）二进制数据。 v存储容量与地址线、数据线数量有关： 芯片的存储容量存储单元数存储单元的位数2MN

6、 M：芯片的地址线根数，N：芯片的数据线根数 1.4半导体存储器的性能指标 12 v存储芯片内基本存储单元的排列结构通常有以 下两种： 一种是“多字一位”结构（简称位结构），其容量表 示成N字1位。例如，1K1位，4K1位。 另一种排列是“多字多位”结构（简称字结构），其 容量表示为：N字4位/字或N字8位/字。例如 4K8位 13 存取速度 v存取时间存取时间 (access time)也称访问时间，定义为一次 读操作或者一次写操作所需要的时间，现代半导体存 储器的访问时间通常都在纳秒(ns)级的水平。 v存储周期存储周期 (memory cycle)是连续启动两次独立的存 储器操作所需的最

7、小时间间隔。由于存储器在完成读/ 写操作之后需要一段恢复时间，所以通常存储器的存 储周期略大于存储器的存取时间。 14 2. 随机存储器(RAM) 静态静态RAM（Static RAM) 与与 动态动态RAM（Dynamic RAM) CPU 时序 与 控制 MAR 地址译码器 读/写驱动器 MDR 存储体MB 存储单元存储单元 控制总线 N位数据总线位数据总线 M位地址总线位地址总线 15 16 2.1 静态存储器SRAM 静态RAM 的基本存储单元 17 SRAM特点： 1.用双稳态触发器存储信息。 2.速度快（5ns），不需刷新，外围电路比较简单， 但集成度低（存储容量小，约1Mbit/

8、片），功耗大。 3.在PC机中，SRAM被广泛地用作高速缓冲存储器 Cache。 18 2.2.动态随机存储器DRAM DRAM是靠MOS电路中的栅极电容来存储信息的。 需要定时充电以维持存储内容不丢失（称为动态刷动态刷 新新）, 刷新定时间隔一般为几微秒几毫秒 动态动态RAM 的基本存储的基本存储 单元单元 DRAM的主要特点 v与SRAM相比，DRAM基本存储电路所用的MOS管 少，从而可以提高存储器的存储密度并降低功耗。 vDRAM的缺点是存取速度比SRAM慢；需要定时刷 新，因此需增加相应的刷新支持电路；此外，在刷 新期间CPU不能对内存模块启动读/写操作，从而损 失了一部分有效存储器

9、访问时间。 vDRAM的高存储密度、低功耗及每位价格便宜的突 出优点，使之非常适用于在需要较大存储容量的系 统中用作主存储器。现代PC机均采用各种类型的 DRAM作为可读写主存。 19 DRAM存储单元的刷新 v由于任何电容均存在漏电效应，所以经过一段时间 后电容上的电荷会流失殆尽，所存信息也就丢失了 。 v对电容漏电而引起信息丢失这个问题的解决办法是 定期地对内存中所有动态RAM存储单元进行刷新 (refresh)，使原来表示逻辑1的电容上的电荷得到补 充，而原来表示逻辑0的电容仍保持无电荷状态。 v刷新是逐行进行的。 v动态RAM需要设置刷新刷新电路，相应外围电路就较为 复杂。 20 高性

10、能DRAM vSDRAM（同步DRAM） 操作与CPU系统时钟同步； 通过多个存储体的切换提高访问效率。 vDDR SDRAM（双倍数据速率SDRAM） 在时钟的上升沿和下降沿都可取数，数据传输速率提高 一倍。 vDDR2 SDRAM（2代DDR） 数据传输速率比DDR提高一倍。 vDDR3 SDRAM（3代DDR） 数据传输速率比DDR2提高一倍。 21 22 23 3 3 只读存储器（只读存储器（ROMROM） 掩模掩模ROM 一次性可写一次性可写ROM 可读写可读写ROM 分分 类类 EPROM（紫外线擦除）紫外线擦除） EEPROM（电擦除）电擦除） 掩模(掩膜)式ROM vMROM是

11、厂家根据用户事先编写好的机器码程序，把0、1信息 存储在掩模图形中而制成的芯片。芯片制成后，存储位的状态 即0、1信息就被固定了（未连接MOS管的位线状态为1）。 24 可编程PROM v存储原理： 二极管破坏型PROM 在出厂时，存储体中每条字线和位 线的交叉处都是两个反向串联的二极管的PN结，字线与 位线之间不导通（即所有存储内容均为“0”）。如果用户 需要写入程序，则通过专门的PROM写入电路，产生足 够大的电流把要写入“1”的那个存储位上的二极管击穿， 造成这个PN结短路，只剩下顺向的二极管跨连字线和位 线。 熔丝式PROM 用户编程时，靠专用写入电路产生脉冲电 流，来烧断指定的熔丝，

12、以达到写入“1”的目的。 v编程为一次性的。 25 可擦除可编程EPROM 26 v可多次编程写入； v掉电后内容不丢失； vEPROM芯片上方有一个石英玻璃窗口，当 用一定强度的紫外线透过窗口照射时，所有 存储电路中浮栅上的电荷会形成光电流泄放 掉，使浮栅恢复初态。一般照射2030分钟 后，读出各单元的内容均为0FFH，说明 EPROM中内容已被擦除。 电可擦除EEPROM 27 v可在线编程写入； v掉电后内容不丢失； v电可擦除。 vEEPROM的擦除可以按字节分别进行，这是 EEPROM的优点之一。字节的编程和擦除都只需 10ms，并且不需要将芯片从机器上拔下以及诸如用 紫外线光源照射

13、等特殊操作，因此可以在线进行擦 除和编程写入。 Flash（闪存） v闪存也称快擦写存储器 v通过向内部控制寄存器写入命令的方法来控 制芯片的工作方式，而非用引脚的信号来控 制芯片的工作。 vROM原理+RAM功能 非易失性 28 29 Flash工作方式 数据读出数据读出 编程写入编程写入 擦擦 除除 读单元内容读单元内容 读内部状态寄存器内容读内部状态寄存器内容 读芯片的厂家及器件标记读芯片的厂家及器件标记 数据写入，写软件保护数据写入，写软件保护 字节擦除，块擦除，片擦除字节擦除，块擦除，片擦除 擦除挂起擦除挂起 闪存的分类及应用 v每单元信息量:SLC,MLC v单元结构:NAND，N

14、OR v应用： U盘、闪存卡、固体硬盘、MP3 30 4. 高速缓存(Cache)技术 4.1.程序访问的局部性(locality of reference) 在一个较短的时间间隔内，由程序产生的地址往往集中在 存储器逻辑地址空间的很小范围内。对存储器局部地址的 集中访问，称为“程序访问的局部性”。 a.指令地址：指令分布连续的，而循环程序段和子程序段 更是在短时间重复访问局域地址。因此，对这些地址的访 问就自然具有时间上集中分布的倾向。 b. 数据地址: 通过对数组的存储和访问以及工作单元的合理 安排可以使存储器地址相对集中。 v程序访问的局部性是Cache技术的基本依据。 4.2. Cac

15、he的目的的目的 高速缓存(Cache)是位于CPU和主存之间的， 容量较小，但操作速度很高的存储器。为了解决 CPU与主存之间的速度匹配问题。 1.随着计算机各部件的器件和工艺的发展，CPU的速度 比主存(DRAM)速度提高得快。CPU必须插入等待状态 ，才能实现对DRAM的正常访问。 2. DRAM集成度高，速度慢，价格低；SRAM集成度低 ，速度快，价格高。 3. Cache技术用SRAM和DRAM构成一个组合的存储系统 ，使它兼有SRAM和DRAM的优点SRAM的速度和 DRAM的价格 4. 价格与速度的折中，存储金字塔的组成。 32 4.3. Cache系统的基本组成系统的基本组成

16、Cache模块(SRAM) 主存(DRAM) Cache控制器。 Cache Memory System CPU Cache (SRAM) Cache Controller Main Memory (DRAM) 33 v在高速缓存系统中，主存中保存着所在现 行程序和数据，Cache中保存着主存的部 分副本。 v当CPU访问存储器时，给出的地址要同时 送往Cache和主存，首先检查Cache，如 果要访问的数据已经在Cache中，则CPU 就能很快完成访问，这种情况称为Cache“ 命中”(Cache hit)； v否则，CPU就必须从主存中提取数据，称 为Cache“失误”(Cache mis

17、s) 。 34 v如果组织得好，那么程序所用的大多数的数据 都可在Cache中找到，即在大多数情况下能命中 Cache。 v命中率是反映Cache性能的主要参数 命中率 = 命中次数访问总次数 100% vCache的“命中率”(hit rate)和Cache容量大小 、Cache的控制算法、Cache的组织方式有关， 当然还和所运行的程序有关。 v在80386系统中，使用组织较好的Cache系统， 命中率可达95%（IBM 360，99%）。 35 4.4. Cache的组织方式 v主存与Cache之间的信息交换以区块形式来进行 v在Cache系统中，以某种方式将主存区块为单位复 制到Cac

18、he，称为地址映像。 v访问时，主存地址根据映射方式变换为Cache地址 ，即地址变换 vCache地址对应多个主存地址 36 Cache的组织方式 全相联(fully associative) 直接映像(direct mapped)/单路组相联 两路组相联(two way set associative) 37 全相联方式 38 全相联映像是指将内存和Cache按照固定的相同的大小 进行分块。内存的块和Cache的块可以任意对应，即内 存的任何一块都可以映像到Cache的任何一块。 全相联方式 v在Cache的存储空间被占满的情况下，也允许确实 已被占满的Cache存储器中替换出任何一个旧块

19、 vCache的块数为Cb，主存的块数为Mb，则映象关系 共有CbMb种 v优点：命中率比较高，Cache存储空间利用率高。 v缺点：CPU访问相关存储器时，每次都要与Cache 全部内容比较，速度低，成本高。 39 直接映像Cache组织方式 40 (1) 主存与缓存分成相 同大小的数据块。 (2) 主存容量应是缓存 容量的整数倍，将 主存空间按缓存的 容量分成区，主存 中每一区的块数与 缓存的总块数相等 (3) 主存中某区的一块 存入缓存时只能存 入缓存中块号相同 的位置。 直接映像Cache组织方式 vCache存储阵列被安排成一个单一的64KB存储体，而主 存被看成64KB的页序列，标

20、为页0页m。 v主存中的所有页的相同偏移量的存储单元，均映象到 Cache存储阵列对应的同一个存储单元。 v这就是说，主存的一个64KB页的每个单元映象到Cache 存储阵列的各个对应单元，一一对应。映像时，内存的某 个区的块只能保存在与其块号相同的Cache块中，而不能 映像到其他块。 v优点：与全相连相反，数据访问时，只需检查区号是否相 等即可，因而可以得到比较快的访问速度，地址映象方式 简单。 v缺点：替换操作频繁，命中率比较低。 41 组相联Cache组织方式 42 直接映像和全相联映像的 折中方案 先将Cache分成大小相同 的若干区（组），对每个 区按照直接映像的方式进 行分块，并

21、且编号 对内存按照Cache区的大 小进行分页，再对每页按 照Cache块的大小进行分 块 每个内存块可以对应不同 Cache区中的相同块号的 块 组相联Cache组织方式（两路） v64KB的Cache存储阵列分成了两个32KB的存储体，即 Cache被分为BANK A和BANK B两路。 v主存被看成大小等于Cache中一个BANK的页序列。但由 于此时一个BANK为32KB，所以主存的页数是直接映像方 式的两倍。 v这样，主存每页中特定偏移量的存储单元，可映像到 BANK A或BANK B的相同存储单元。例如，X(2)单元可映 象到X(A)，也可映像到X(B)。 v优点：可达到较高的Ca

22、che操作命中率。 v缺点：Cache控制器较复杂。 43 4.5.Cache中主存块的替换算法 1）.问题产生 采用全相联映像和组相联映像方式从主存向Cache 传送一个新块，而Cache中的可用位置已经占满 2）. 替换依据 程序局部性规律可知：程序在运行中，总是频繁地使 用那些最近被使用过的指令和数据 3）.替换策略 随机法、先进先出法、最近最少使用法等 44 1.随机法（随机法（RAND法）法） 随机法是随机地确定替换的存储块。设置一个 随机数产生器，依据所产生的随机数，确定替换块 。这种方法简单、易于实现，但命中率比较低。 2.先进先出法（先进先出法（FIFO法）法） 先进先出法是选

23、择那个最先调入的那个块进行 替换。当最先调入并被多次命中的块，很可能被优 先替换，因而不符合局部性规律。这种方法的命中 率比随机法好些，但还不满足要求。 45 3. 近期最少使用算法 最近最少使用（Least Recently Used，LRU） 算法是把CPU近期最少使用的块作为被替换的块。 这种替换方法需要随时记录Cache中各块的使用情 况，以便确定哪个块是近期最少使用 的块。 LRU算法相对合理，但实现起来比较复杂，系 统开销较大。通常需要对每一块设置一个称为计数 器的硬件或软件模块，用以记录其被使用的情况。 46 4.6. Cache与主存内容的一致性 vCache的内容是主存内容的

24、一部分， 是主存的副本，内 容应该与主存一致 v在Cache系统中，同样一个数据可能既保存在Cache中 ，也保存在主存中。当数据更新时，可能Cache已更新 ，而主存未更新。这种情况会造成数据丢失数据丢失。 v在有DMA控制器的系统和多处理器系统中，有多个部件 可访问主存并集成Cache ，会产生主存中的数据被某个 总线主部件更新过，而某个Cache中的内容未更新，这 种情况造成Cache中数据过时数据过时。 47 v为了保证数据一致性，可采用以下3种写操作方 法： 直写式、缓冲直写式、回写式 (1)直写式(write through)/写贯穿 当CPU把数据写到Cache中时，Cache控

25、制器会立即 把数据写入主存对应位置。 优点是简单, 缺点是每次Cache内容有更新，就有对主存的写入操 作。系统速度与主存相同。 48 (2)缓冲直写式(buffered write through)/记入式写 在主存和Cache之间加一个缓冲器，每当 Cache中做数据更新时，也通过缓冲器对主存做 更新 要写入主存的数据先存在缓冲器中，在CPU 进入下一个操作时，缓冲器中的数据写入主存 ，这样避免了直写式速度较低的缺点。 用此方式，缓冲器只能保持一次写入数据， 如果有两次连续的写操作，CPU还是要等待。 49 (3)回写式(write back)/写回 当CPU写Cache命中时，只修改Ca

26、che的内容，而不 立即写入主存 Cache每一个区块都要设置更新位，CPU对Cache区 块写入后，如未更新相应的主存区块，则更新位置1。 在每次对Cache写入时，更新位为0，则直接写入，反 之Cache控制器先把Cache现有内容写入主存相应位 置，再对Cache进行写入。 用回写式时，如果Cache中更新一个数据，此后又不 是立即被再次更新，那么就不会写入主存，这样，真 正写入主存的次数可能少于程序的写入次数，从而， 可能提高效率。 用这种方式，Cache控制器比较复杂。 50 5.存储器芯片与CPU的连接 51 连接时应考虑的问题连接时应考虑的问题 芯片性能因素：容量、速度、结构、价

27、格等 CPU总线的负载能力 CPU总线可带1个TTL或20个CMOS器件 负载较多时，应增加缓冲器或驱动器 CPU的时序和存储器的存取速度之间的配合 存储器的地址分配和片选 RAM区和ROM区的地址分配 RAM中系统区和用户区的分配 控制信号的连接 片选、读/写控制信号、READY、行/列选通等等 半导体存储器芯片的结构 地 址 寄 存 地 址 译 码 存储体 控制电路 AB 数 据 寄 存 读 写 电 路 DB OE WE CS 1 存储体 存储器芯片的主要部分，用来存储信息 2 地址译码电路 根据输入的地址编码来选中芯片内某个特定的存 储单元 3 读写电路 控制读写操作 4 片选控制逻辑

28、选中存储芯片 v每个存储单元具有唯一的地址，可存储1位（位片结构）或 多位（字片结构）二进制数据 v存储容量与地址、数据线个数有关： 芯片的存储容量 存储单元数存储单元的位数2MN M：芯片的地址线根数 N：芯片的数据线根数 v芯片控制信号 1 片选端CS*或CE*，使能芯片 2 输出OE*，控制读操作。对应系统的读控制线 3 写WE*，控制写操作。对应系统的写控制线 v位扩充与字扩充实现位长与容量的扩展 53 存储器芯片的连接 54 1. 数据线的连接 2. 地址线的连接 3. 片选端的连接 4. 读写控制线的连接 1. 存储芯片数据线的处理 v若芯片的数据线正好8根： 一次可从芯片中访问到

29、8位数据 全部数据线与系统的8位数据总线相连 v若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这种扩充方式简称“位扩充” 55 2114 （1） A9A0 I/O4I/O1 片选 D3D0 D7D4 A9A0 2114 （2） A9A0 I/O4I/O1 CE CE v多个位扩充的存储芯片的数据线连 接于系统数据总线的不同位 v其它连接都一样 v这些芯片应被看作是一个整体 位扩充 56 2. 存储芯片地址线的连接 v芯片的地址线通常应全部与系统的低位地址总线 相连 v寻址时，这部分地址的译码是在存储芯片内完成 的，我们称为“片内译码” 57 3. 存储芯

30、片片选端的译码 v存储系统常需利用多个存储芯片扩充容量，也就 是扩充了主存储器地址范围 v这种扩充简称为“地址扩充”或“字扩充” v进行“地址扩充”，需要利用存储芯片的片选端 对多个存储芯片（组）进行寻址 v这个寻址方法，主要通过将存储芯片的片选端与 系统的高位地址线相关联来实现 58 地址扩充（字扩充） 片选端 D7D0 A19A10 A9A0 A9A0D7D0 CE 1K8 （1） A9A0D7D0 CE 译码器 0000000001 0000000000 1K8 （2） 59 A19 A18 A17 A16 A15 A14A0 全0全1 D7D0 27256 EPROM A14A0 CE

31、 片选端常有效 n令存储器芯片（组）的片选端常有效 n不与系统的高位地址线发生联系 n存储器芯片（组）总处在被选中的状态 n虽简单易行，但无法再进行地址扩充， 会出现“地址重复” 表示任意（0或1均可） 60 地址重复 v地址重复：一个存储单元对应多个存储地址 v原因：有些高位地址线没有用到，取值可任意 v使用地址：出现地址重复时，常选取其中既好用、 又不冲突的一个“可用地址” 例如：00000H 07FFFH v选取一个可用地址的原则：高位地址全为0 61 62 存储单元的确定由地址译码电路来实现 译码：将某个特定的“编码输入”翻译为唯一 “有效输出”的过程 译码电路可以使用门电路组合逻辑

32、译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154 用高位地址线完成 存储器芯片片选的设计方法 线选译码法 部分译码法 全译码法 注意地址范围的异同 63 （1）线选译码法 v线选法是指高位地址线不经过译码，直接 作为存储芯片的片选信号。 v每根高位地址线接一块芯片，用低位地址 线实现片内寻址。 v线选法的优点是结构简单，缺点是地址空 间浪费大，整个存储器地址空间不连续， 而且由于部分地址线未参加译码，还会出 现地址重叠。 64 A0A10 （1） 2KB CS （4） 2KB CS （2） 2KB

33、CS （3） 2KB CS 11 11 A11 A12 A13 A14 线选法结构图 假定某微机系统的存储容量为8KB，CPU寻址 空间为64KB（即地址总线为16位），所用芯 片容量为2KB（即片内地址为11位）。 65 （2）部分译码法 v部分译码法是将高位地址线中的一部分（而不是 全部）进行译码，产生片选信号。 v该方法常用于不需要全部地址空间的寻址能力， 但采用线选法地址线又不够用的情况。 v采用部分译码法时，由于未参加译码的高位地址 与存储器地址无关，因此存在地址重叠问题。 v当选用不同的高位地址线进行部分译码时，其译 码对应的地址空间不同。 66 Y1 Y0 Y2 Y3 A14 A13 2-4 译码器 8K