数字电路逻辑设计(第二版)清华大学出版社 朱正伟等编著 ch3

1、3 组合逻辑电路 3.1小规模集成电路构成的组合电路小规模集成电路构成的组合电路 3.2中规模集成电路及其应用中规模集成电路及其应用 3.3组合逻辑电路中的竞争和冒险组合逻辑电路中的竞争和冒险 组合逻辑电路的一般框图组合逻辑电路的一般框图 Zi = f (X1, X2 , , Xn ) (i=1, 2, , m) 工作特征工作特征: : 组合逻辑电路工作特点组合逻辑电路工作特点: :在任何时刻，电路的输出状态只取在任何时刻，电路的输出状态只取 决于同一时刻的输入状态而与电路原来的状态无关。决于同一时刻的输入状态而与电路原来的状态无关。 关于组合逻辑电路关于组合逻辑电路 结构特征结构特征: 1、

2、输出、输入之间没有反馈延迟通路，、输出、输入之间没有反馈延迟通路， 2、不含记忆单元、不含记忆单元 = 1 F1 B C A Z = 1 F2 X1 X2 Xn Z1 Z2 Zm 组合逻辑电组合逻辑电 二二. 组合逻辑电路的分析步骤：组合逻辑电路的分析步骤： 3.1.1 组合逻辑电路分析组合逻辑电路分析 1、 由逻辑图写出各输出端的逻辑表达式；由逻辑图写出各输出端的逻辑表达式； 2、 化简和变换逻辑表达式；化简和变换逻辑表达式； 3、 列出真值表；列出真值表； 4、 根据真值表或逻辑表达式，经分析最后确定其功能。根据真值表或逻辑表达式，经分析最后确定其功能。 根据已知逻辑电路，经分析确定电路的

3、的逻辑功能。根据已知逻辑电路，经分析确定电路的的逻辑功能。 一一. 组合逻辑电路分析组合逻辑电路分析 3.1小规模集成电路构成的组合电路小规模集成电路构成的组合电路 B A 1 C Y X Z 1 1 ; 5、 画出逻辑图。画出逻辑图。 4、根据器件的类型根据器件的类型, ,简化和变换逻辑表达式简化和变换逻辑表达式 二、组合逻辑电路的设计步骤二、组合逻辑电路的设计步骤 一、组合逻辑电路的设计：根据实际逻辑问题，求出所要求逻辑一、组合逻辑电路的设计：根据实际逻辑问题，求出所要求逻辑 功能的最简单逻辑电路。功能的最简单逻辑电路。 3.1.2 组合逻辑电路的设计组合逻辑电路的设计 ( 0 0 0 0

4、 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 C 0 1 0 0 1 0 1 1 1 取取 F=“1”( 或或Y=“0” ) 列逻辑式列逻辑式 取取 F = “1” 对应于对应于F=1， 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 C F 0 0 0 1 0 1 1 1 ABCCABCBABCAF ABCCABCBABCAF ABCABCABC CABCBABCAF ABACBC F C B A 00 12 选选通通芯芯片片,SA 。20,1 22 选选通通芯芯片片SA 若若A2A1A0=010, 输出选中

5、输出选中1D2路的数据信号。路的数据信号。 CT74LS153 (双双4选选1) 2D32D22D 1 2D 0 2WA02SUCC 15 14 13 12 11 10 916 1S A11D 3 1D21D 1 1D01W地地 13245678 A0A1A2 1 74LS151功能框功能框图图 D7 F F E 7474LS151151 D6 D5 D4 D3 D2 D1 D0 S2S1 S0 2)8选选1数据选择器数据选择器74LS151 2 2个互补个互补 输出端输出端 8 8 路数据路数据 输入端输入端 1 1个使能个使能 输入端输入端 3 3 个地址个地址 输入端输入端 74LS15

6、1的逻辑图的逻辑图 74LS151的功能表的功能表 16选选1数据选择器数据选择器 (1) 1 A2 A1 A0 A0 A1 A2 (2) 1 Y D7D6D1D0 D15D14D9D8. D15D14. D9D8 . D0D1 . D6D7 SS A B C S Y1Y3 CT74LS151型型 第第二二片片工工作作。时时 第第一一片片工工作作时时 ,1 ;,0 1 1 S S a.a.数据选择器产生逻辑函数数据选择器产生逻辑函数 控制控制Di ，就可得到不同的逻辑函数。就可得到不同的逻辑函数。 4)4)数据选择器数据选择器74LS151的的应用应用 当当D0 =D3=D5 = D7=0 D

7、1 =D2=D4= D6=1 时：时： 当当D0 =D3=D5 = D7=1 D1 =D2=D4= D6=0 时：时： D7 F F E 74LS15174LS151 D6 D5 D4 D3 D2 D1 D0 A2A1 A0 ii i mDY 7 0 6421 mmmmY 7530 mmmmY 当当E=0时时： 比较比较Y与与L，当，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时时， D7E 74HC151 D6D5D4D3D2D1D0 A2 A1 A0 L F X Y Z 1 0 Y=L 例例1 试用试用8选选1数据选择器数据选择器74LS151产生逻辑函数产生逻辑函数 XY

8、ZYXYZXL ZXYXYZYXYZX XYZYXYZXL Z )Z(Z 0 E 2 SX 1 SY 0 SZ 7766554433221100 DmDmDmDmDmDmDmDmY 7653 mmmmL 解解: 利用利用8 8选选1 1数据选择器产生函数的一般步骤数据选择器产生函数的一般步骤 a a、将函数变换成最小项表达式、将函数变换成最小项表达式 b b、将使器件处于使能状态、将使器件处于使能状态 c c、地址、地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量 d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中信号电平。逻辑表达式中 有有mi ,则相应

9、则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。 总结总结: : b.b.数据选择器产生序列数据选择器产生序列 例：运用数据选择器产生例：运用数据选择器产生0110100101101001序列序列 D0=D3=D5=D6=0， D1=D2=D4=D7=1 (a)(b) 0101010101010 C 0011001100110 B 0000111100001 A F D0D1D2D3D4D5D6D7A2 A1 A0 A B C F +5V “0” E c.c.数据选择器进行数据的分时传输数据选择器进行数据的分时传输 例：例：用数据选择器实现分时传输，要求用数据选择器用数据选择器

10、实现分时传输，要求用数据选择器 分时传送四位分时传送四位 8421BCD8421BCD码，并译码显示。码，并译码显示。 D0 A1 D1 D2 D3 A0 1 0 0 1 七 段 译 码 器 D C B A 千位百位十位个位 译 码 器 Y3 Y2 Y1 Y0 A1 a b c d e f g 2 - 4 线 D0 A1 D1 D2 D3 A0 1 0 0 0 D0 A1 D1 D2 D3 A0 0 1 0 0 D0 A1 D1 D2 D3 A0 1 1 0 1 A0 1. 一位数值比较器一位数值比较器(设计设计) 数值比较器：对两个二进制数进行比较，以判断数值比较器：对两个二进制数进行比较，

11、以判断 其大小的逻辑电路。其大小的逻辑电路。 输入：两个一位二进制数输入：两个一位二进制数 A、B。 输出：输出： F BA =1，表示，表示A大于大于B F B A BA = F B A ABBA +=F BA= 一位数值比较器真值表一位数值比较器真值表 10011 00101 01010 10000 FA=BFABBA 输输 出出输输 入入 2、两、两 位数值比较器：位数值比较器： 输入：两个输入：两个2 2位二进制数位二进制数 A=A1 A0 、B=B1 B0 能否用能否用1 1位数值比较器设计两位数值比较器位数值比较器设计两位数值比较器? ? 比较两个比较两个2 2 位二进制数的大小的

12、电路位二进制数的大小的电路 当高位当高位（A1、B1）不相等时，无需比较低位（）不相等时，无需比较低位（A0、 B0），高位比较的结果就是两个数的比较结果。），高位比较的结果就是两个数的比较结果。 当高位相等时，两数的比较结果由低位比较的结果当高位相等时，两数的比较结果由低位比较的结果 决定。决定。 用一位数值比较器设计多位数值比较器的原则用一位数值比较器设计多位数值比较器的原则 真值表真值表 0 0 1 0 1 0 1 0 0 A0 B0 A0 B0 A0 = B0 A1 = B1 A1 = B1 A1 = B1 010A1 B1 FA=BFABA0 B0A1 B1 输 出输 入 FAB =

13、 (A1B1) + ( A1=B1)(A0B0) FA=B=(A1=B1)(A0=B0) FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0) FA=B=(A1=B1)(A0=B0) FAB = (A1B1) + ( A1=B1)(A0BIA B FA B3HLL A3 B2HLL A3 = B3A2 B1HLL A3 = B3A2 = B2A1 B0HLL A3 = B3A2 = B2A1 = B1A0 F BA FBA 高位片高位片 输出输出 低位片低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B

14、6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FA B C0 IAB IAB IA=B FAB FA=B FA B C1 0 1 0 FAB FA=B FA B B3A3B0A0B7A7B4A4 用四用四片片74LS85组成组成16位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IA

15、B IAB IA=B FA B FA=B FA B C0 IAB IAB IA=B FA B FA=B FA B C1 FA B FA=B FA B 高位片高位片 输出输出 低位片低位片 B3A3B0A0 B7A7B4A4 B11A11B8A8 B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FA B FA=B FA B C0 IAB IAB IA=B FA B FA=B FA B C1

16、FA B FA=B FA B b.采用串联扩展方式采用串联扩展方式数值比较器数值比较器 3.2.5 加法与减法运算 A B S C HA FA Ai Bi Ci-1 Ci Si 在两个在两个1 1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加 在两个二进制数相加时，考虑低位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加 加法器分为半加器和全加器两种。加法器分为半加器和全加器两种。 半加器半加器全加器全加器 1 1、半加器和全加器、半加器和全加器 两个两个4 4 位二进制数相加位二进制数相加: : （1 1） 1 1位半加器（位半

17、加器（Half Adder） 不考虑低位进位，将两个不考虑低位进位，将两个1 1位二进制数位二进制数A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 1 0 0 0 C 011 110 101 000 SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS BABAS 如用与非门实现最少要几个门如用与非门实现最少要几个门? ? C = AB 逻辑图逻辑图 （2 2） 全加器（全加器（Full Adder） 11 10 10 01 10 01 01 00 全加器真值表全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，全加器能进行加数

18、、被加数和低位来的进位信号相加， 并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111 011 101 001 110 010 100 000 CSCBA 你能用你能用7415174138设计设计全加器吗全加器吗? ? 用这两种器件组成逻辑函数产生电用这两种器件组成逻辑函数产生电 路路, ,有什么不同有什么不同? ? i iiii CBA ABCCBACBACBAS i iio )( CBAAB BCACBAABC S A B Ci Co BA i C

19、BA AB i )(CBA 1 CO CO A B S C O C i C O C I 于是可得全加器的逻辑表达式为于是可得全加器的逻辑表达式为 2. 多位加法器多位加法器 实现多位加法运算的电路实现多位加法运算的电路 其低位进位输出端依次连至相邻高其低位进位输出端依次连至相邻高 位的进位输入端，最低位进位输入端接位的进位输入端，最低位进位输入端接 地。因此，高位数的相加必须等到低位地。因此，高位数的相加必须等到低位 运算完成后才能进行，这种进位方式称运算完成后才能进行，这种进位方式称 为串行进位。运算速度较慢。为串行进位。运算速度较慢。 其进位数直接由加数、被加数其进位数直接由加数、被加数

20、和最低位进位数形成。各位运算并和最低位进位数形成。各位运算并 行进行。运算速度快。行进行。运算速度快。 串行进位加法器串行进位加法器 超前进位加法器超前进位加法器 A3 B3 C3 S3 CO CI S2 S1 S0 A2 B2 A1 B1 A0 B0 CO CI CO CI CO CICI 加数加数 A 输入输入 A3 A2 A1 A0 B3 B2 B1 B0 B3 B2 B1 B0 加数加数 B 输入输入 低位的进位输出低位的进位输出 CO 依次加到相邻高位依次加到相邻高位 的进位输入端的进位输入端 CI 。 相加结果读数为相加结果读数为 C3S3S2S1S0 和数和数 进位数进位数 （1

21、 1）串行进位加法器）串行进位加法器 （1 1）、）、串行进位加法器串行进位加法器（模模仿手工计算方式）仿手工计算方式） 首先求最低位的和，并将进位向高位传递，由低向高首先求最低位的和，并将进位向高位传递，由低向高 逐次求各位的全加和，并依次将进位向高位传递，直至最逐次求各位的全加和，并依次将进位向高位传递，直至最 高位。每一位的相加结果都必须等到低一位进位产生以后高位。每一位的相加结果都必须等到低一位进位产生以后 才能建立，传输延迟时间长（最差需要经过才能建立，传输延迟时间长（最差需要经过4个全加器个全加器的的 延迟时间）。延迟时间）。 CIAB CO A0B0 S0 CIAB CO A1B

22、1 S1 CIAB CO A2B2 S2 CIAB CO A3B3 S3 CO 4 4位串行进位加法器位串行进位加法器 定义两个中间变量定义两个中间变量Gi和和Pi ： Gi= AiBi （2 2）超前进位加法器）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位提高运算速度的基本思想：设计进位信号产生电路，在输入每位 的加数和被加数时，同时获得该位全加的进位信号，而无需等待最的加数和被加数时，同时获得该位全加的进位信号，而无需等待最 低位的进位信号。低位的进位信号。 定义第定义第i 位的进位信号（位的进位信号（Ci ）：）： 1- - iiiiii C)BA(BAC C

23、i= GiPi Ci-1 1- - iiii CBAS )BA(p iii 4 4位全加器进位信号的产生：位全加器进位信号的产生： C0= G0+ +P0 C-1 C1= G1+ +P1 C0 C1 = G1+ +P1 G0+ P1P0 C-1 C2= G2+ +P2 C1 C2 = G2+ +P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+ +P3 C2 = G3+ +P3 （G2+ P2 C1 )=G3+ +P3 G2+P3P2 C1 =G3+ +P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+ +P3 G2+P3P2 G1+ P3P2 P1 (G0+

24、P0C-1) Gi= AiBiCi= GiPi Ci-1 )BA(p iii 超前进位集成超前进位集成4位加法器位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 CI 1 74HC283 B3 CO OO 哦哦 O S3 S2 S1 S0 7474HC283 3逻辑框图逻辑框图 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 CI GND A1 S0 A0 B1 74HC283引脚图引脚图 超前进位超前进位加法器加法器74LS283的应用的应用 例例1. 1. 用两片用两片74LS283

25、构成一个构成一个8位二进制数加法器。位二进制数加法器。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） CI CO CI CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。 3.3.减法运算减法运算 在实际应用中，通常是将减法运算变为加法运算来处在实际应用中，通常是将减法运

26、算变为加法运算来处 理，即采用加补码的方法完成减法运算。理，即采用加补码的方法完成减法运算。 若若n位二进制的原码为位二进制的原码为N原 原，则与它相对应的 ，则与它相对应的2 的补码为的补码为 N补 补=2N - -N原原 补码与反码的关系式补码与反码的关系式 N补 补=N反反+1 设两个数设两个数A、B相减，利用以上两式相减，利用以上两式 可得可得 A - -B=A+B补 补- -2n=A+B反反+1- -2n 1 1）A- -B 0的情况。的情况。 2 2）A- -B 0的情况的情况。 结果结果表明，在表明，在AB 0时，时， 如加补进位信号为如加补进位信号为1，所得的差，所得的差 就是

27、差的原码。就是差的原码。 在在AB 0时，如加补的进位时，如加补的进位 信号信号为为0 0，所得的差是差绝对，所得的差是差绝对 值的补码。值的补码。 A=0101 ，B=0001 A= 0001 ，B=0101 0 1 0 1 A 1 1 1 0 B反反 + 1 1 0 1 0 0 0 0 0 1 A 1 0 1 0 B反反 + 1 0 1 1 0 0 D3 D2 D1 D0 =1 1 =1 1 =1 1 =1 1 0 CI 74HC283(1) A0 A1 A2 A3 B0 B1 B2 B3 S3 S2 S1 S0 CO V 1 CI 1 74HC283(0) A0 A1 A2 A3 B0

28、B1 B2 B3 S3 S2 S1 S0 D3 D2 D1 D0 1 1 1 1 CO A0 A1 A2 A3 B0 B1 B2 B3 0 1 1 0 输出为原码的输出为原码的4 4位减法运算逻辑图位减法运算逻辑图 3.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 3.3.1 竞争冒险及产生原因竞争冒险及产生原因 3.3.2 竞争冒险的判断方法竞争冒险的判断方法 3.3.3 消除竞争冒险的方法消除竞争冒险的方法 1.竞争冒险现象及其危害竞争冒险现象及其危害 当信号通过导线和门电路时，将产生时间当信号通过导线和门电路时，将产生时间 延迟。因此，延迟。因此，同一个门的一组输入信号，同一个门

29、的一组输入信号，由于由于 它们在此前通过不同数目的门，经过不同长度它们在此前通过不同数目的门，经过不同长度 导线的传输，导线的传输，到达门输入端的时间会有先有后，到达门输入端的时间会有先有后， 这种现象称为竞争。这种现象称为竞争。 逻辑门因输入端的逻辑门因输入端的竞争而导致输出产生竞争而导致输出产生不不 应有的应有的尖峰干扰脉冲的现象，称为冒险。尖峰干扰脉冲的现象，称为冒险。 可能导致错误动作可能导致错误动作 3.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 2.竞争冒险的产生原因竞争冒险的产生原因 负尖峰脉冲冒险举例负尖峰脉冲冒险举例 可见，在组合逻辑电路中，当一个门电路可见，在组合

30、逻辑电路中，当一个门电路( (如如 G2) ) 输入两个向相反方向变化的互补信号时，输入两个向相反方向变化的互补信号时，则在输出端则在输出端 可能会产生尖峰干扰脉冲。可能会产生尖峰干扰脉冲。 正尖峰脉冲冒险举例正尖峰脉冲冒险举例 G2 G1 A Y Y=A+A A 理理 想想 考虑门延时考虑门延时 A Y 1 1 A Y 1tpd G2 G1 A Y Y=AA A 理理 想想 考虑门延时考虑门延时 Y 0 A A Y 1tpd 一个变量以原变量和反变量出现在逻辑函数一个变量以原变量和反变量出现在逻辑函数F F中时，则中时，则 该变量是具有竞争条件的变量。如果消去其他变量（令其该变量是具有竞争条

31、件的变量。如果消去其他变量（令其 他变量为他变量为0 0或或1 1），留下具有竞争条件的变量，），留下具有竞争条件的变量， 若函数出现若函数出现 则产生则产生负负的尖峰脉冲的冒险现象，的尖峰脉冲的冒险现象，“0”0”型冒险；型冒险； 若函数出现若函数出现 则产生则产生正正的尖峰脉冲的冒险现象，的尖峰脉冲的冒险现象，“1”1”型冒险。型冒险。 3.3.2 竞争冒险现象的判断方法竞争冒险现象的判断方法 1. 1. 代数法代数法 AAF AAF CAABY ”型型冒冒险险存存在在“时时，当当0 AAY1CB 例：用代数识别法检查竞争冒险现象。例：用代数识别法检查竞争冒险现象。 解：解：A A是具有竞争条件的变量。是具有竞争条件的变量。 CABAACY 例：用代数识别法判断电路是否存在冒险现象。例：用代数识别法判断电路是否存在冒险现象。 解：解：A A和和C C是具有竞争条件的变量。是具有竞争条件的变量。