镜像加法器电路与版图设计

1、沈阳理工大学课程设计成 绩 评 定 表学生姓名 班级学号 专 业 课程设计题目 ；评语组长签字：成绩日期 年 月 日课程设计任务书学 院 学生姓名 课程设计题目镜像加法器电路与版图设计实践教学要求与任务:1.用tanner软件中的S-Edit编辑镜像加法器和D触发器电路原理图。2.用tanner软件中的TSpice对镜像加法器和D触发器电路进行仿真并观察波形。3.用tanner软件中的L-Edit绘制镜像加法器和D触发器版图，并进行DRC验证。4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与

2、版图的匹配程度。工作计划与进度安排:第一周周一：教师布置课设任务，学生收集资料，做方案设计。周二：熟悉软件操作方法。周三四：画电路图周五：电路仿真。第二周周一二：画版图。周三：版图仿真。周四：验证。周五：写报告书，验收。指导教师： 201 年 月 日专业负责人：201 年 月 日学院教学副院长：201 年 月 日IV目 录1.绪 论11.1设计背景11.2设计目标12.电路设计22.1镜像加法器22.1.1 镜像加法器的电路结构22.1.2 镜像加法器电路仿真32.1.3 镜像加法器的版图绘制42.1.4镜像加法器的版图电路仿真52.1.5 版图与电路图LVS匹配验证62.2 D触发器72.2

3、.1 D触发器的电路结构72.2.2 D触发器电路仿真82.2.3 D触发器的版图绘制92.2.4 D触发器的版图电路仿真102.2.5 版图与电路图LVS匹配验证11总 结13参考文献14附录A：镜像加法器原理图网表与版图网表15附录B：D触发器电路图网表与版图网表201.绪 论1.1设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应

4、用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的I

5、C设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2设计目标1.用tanner软件中的S-Edit编辑镜像加法器和D触发器电路原理图。2.用tanner软件中的TSpice对镜像加法器和D触发器电路进行仿真并观察波形。3.用tanner软件中的L-Edit绘制镜像加法器和D触发器版图，并进行DRC验证。4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。2.电路设计2.1 镜像加法器2.1.1 镜像加法器的电路结

6、构镜像加法器是一个经过改进的加法器电路，首先，它取消了进位反相门；其次，门的PUN和PDN网络不再是对偶的，而是巧妙地实现了进位传播/产生/取消功能当D（D= (A+B)）或者G（G=AB）为高时，C 0 分别被置为VDD或GND。当满足进位传播条件时（即P=AB为1），输入位以反相的形式传播到C 0，这一结构的全加器单元仅需要24个晶体管，使面积和延时都有相当程度的减少。 其真值表如下表2.1所示：表2.1 镜像加法器真值表A B Ci!C!S0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11110100010010110镜像加法器原理图如图2.1所示（注意，

7、输出为!C与!S）：图2.1 镜像加法器的原理图2.1.2 镜像加法器电路仿真 使用TSpice对原理图进行仿真。 首先，生成电路网表，如图2.2。图2.2 生成原理图电路网表 给触发器的输入端A、B、Ci分别加入激励信号。仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入上生下降时间为10ns。进行仿真，输出波形。波形图如下图2.3。图2.3 镜像加法器电路输入输出波形图2.1.3 镜像加法器的版图绘制 用L-Edit版图绘制软件对镜像加法器电路进行版图绘制，版图结果如图2.4。图2.4 带复位端的D触发器电路版图 进行DRC检测，检测是否满足设计规则。如图2.5。图2.5 DRC验证结

8、果2.1.4 镜像加法器的版图电路仿真 同原理图仿真相同，首先生成电路网表。如图2.6。图2.6 生成版图电路网表 添加激励，观察输入输出波形，波形如图2.7。图2.7 镜像加法器电路版图输入输出波形图 镜像加法器电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。2.1.5 版图与电路图LVS匹配验证 对镜像加法器的电路与其版图进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查镜像加法器原理图与版图的匹配程度。首先导入网表，如下图所示：图2.8 导入网表输出结果如图2.9。图2.9 电路LVS检查匹配图 网表匹配，设计

9、无误。2.2 D触发器2.2.1 D触发器的电路结构本次设计采用主从结构构造一个正边沿出发的D触发器，它由一个负锁存器（主级）串联一个正锁存器(从级)构成。当时钟处于低电平时（!clk=1），主级采样输入，从级处于维持状态，即数据锁存状态；当时钟上升到高电平时，主级停止采样输入并进入维持状态，从级将主级采样的输入复制到输出Q上。使用tanner软件中的原理图编辑器S-Edit编辑D触发器电路原理图。原理图如图2.10所示：图2.10 D触发器原理图2.2.2 D触发器电路仿真使用TSpice对原理图进行仿真。首先，生成电路网表，如图2.11。图2.11 生成原理图电路网表然后给触发器的输入端加

10、入clk激励信号，信号D端加入信号。仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。进行仿真，输出波形。波形图如下图2.12。图2.12 D触发器的电路仿真波形2.2.3 D触发器的版图绘制用L-Edit版图绘制软件对带复位端D触发器电路进行版图绘制，版图结果如图2.13。图2.13 D触发器版图对版图进行DRC验证。图2.14 D触发器版图的DRC验证2.2.4 D触发器的版图电路仿真同原理图仿真相同，首先生成电路网表。如图2.15。图2.15 版图生成网表添加激励、电源和地，同时观察输入输出波形，波形如图2.16。图2.16 D触发器版图输入输出波形2.2.5 版图与电

11、路图LVS匹配验证对D触发器的版图与电路图进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查D触发器电路原理图与版图的匹配程度。首先导入网表，如图2.17所示。 然后进行匹配验证，结果如图2.18所示。图2.17 导入D触发器版图与电路图的网表图2.18 电路LVS检查匹配图网表匹配，设计无误总 结通过两周的课程设计学习，综合运用所学的知识完成了设计任务。使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养

12、了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。 通过对典型IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，增强了计算机辅助电路模拟与设计的信心。24参考文献1 钟文耀,郑美珠.CMOS电路模拟与设计基于tanner.全华科技图书股份有限公司印行,2006.2 刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.3 张志刚等著. 模拟电路版图的艺术.

13、 科学出版社，2009附录A：镜像加法器原理图网表与版图网表A.1 镜像加法器原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jun 5, 2013 at 06:28:08.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 100n 200n)VB B Gnd PULSE (5 0 50n 10n 10n 100n 200n)VCi Ci Gnd PULS

14、E (0 5 20n 10n 10n 100n 200n).tran/op 1n 800n method=bdf.print tran v(!S) v(!C) v(A) v(B) v(Ci)* Waveform probing be.options probefilename=C:UsersAdministratorDesktoptannerS-Editlibraryadd.dat+ probesdbfile=C:UsersAdministratorDesktoptannerS-EditHANFENGadd.sdb+ probetopmodule=add* Main c

15、ircuit: addM1 N19 A Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M2 !C A N4 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M3 N4 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M4 N18 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M5 !C Ci N18 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p

16、 PS=24u M6 N18 A Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M7 N19 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M8 N19 Ci Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M9 N12 B Gnd Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M10 !S !C N19 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=6

17、6p PS=24u M11 !S Ci N13 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M12 N13 A N12 Gnd NMOS L=2u W=8u AD=66p PD=24u AS=66p PS=24u M13 N17 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM14 N3 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM15 N17 A Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u

18、 AS=66p PS=24uM16 !C A N3 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM17 !C Ci N17 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM18 !S !C N16 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM19 N16 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM20 N16 Ci Vdd Vdd PMOS L=2u W=16u AD=66p PD

19、=24u AS=66p PS=24uM21 N16 A Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM22 N14 A N15 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM23 N15 B Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM24 !S Ci N14 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24u* End of main circuit: addA.2 镜像加法器版图网

20、表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersAdministratorDesktoptannerLEdit90HANFENGadd!.tdb* Cell: addVersion 1.33* Extract Definition File: .SamplesSPRexample1lights.ext* Extract Date and Time: 06/09/2013 - 09:34.include C:UsersAdministra

21、torDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 100n 200n)VB B Gnd PULSE (5 0 50n 10n 10n 100n 200n)VCi Ci Gnd PULSE (0 5 20n 10n 10n 100n 200n).tran/op 1n 800n method=bdf.print tran v(!S) v(!C) v(A) v(B) v(Ci)* Waveform probing be* Warning: Layers with

22、 Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES* 1 = !S (147.5,15.5)* 8 = Ci (-30.5,-11)* 9 = B (-20.5,-9)* 10 = A (-9.5,-4.5)* 11 = GND (73.5,-37)* 12 = VDD (26,50.5)* 13

23、 = !C (38.5,16)M1 !S Ci 7 VDD PMOS L=2u W=16u * M1 DRAIN GATE SOURCE BULK (134.5 26 136.5 42) M2 VDD Ci 3 VDD PMOS L=2u W=16u * M2 DRAIN GATE SOURCE BULK (92 27 94 43) M3 6 B VDD VDD PMOS L=2u W=16u * M3 DRAIN GATE SOURCE BULK (123 26 125 42) M4 3 B VDD VDD PMOS L=2u W=16u * M4 DRAIN GATE SOURCE BUL

24、K (82 27 84 43) M5 VDD A 3 VDD PMOS L=2u W=16u * M5 DRAIN GATE SOURCE BULK (72 27 74 43) M6 7 A 6 VDD PMOS L=2u W=16u * M6 DRAIN GATE SOURCE BULK (129 26 131 42) M7 3 !C !S VDD PMOS L=2u W=16u * M7 DRAIN GATE SOURCE BULK (62 27 64 43) M8 !S Ci 5 GND NMOS L=2u W=8u * M8 DRAIN GATE SOURCE BULK (134.5

25、2.5 136.5 10.5) M9 GND Ci 2 GND NMOS L=2u W=8u * M9 DRAIN GATE SOURCE BULK (92 -0.5 94 7.5) M10 4 B GND GND NMOS L=2u W=8u * M10 DRAIN GATE SOURCE BULK (123 2.5 125 10.5) M11 2 B GND GND NMOS L=2u W=8u * M11 DRAIN GATE SOURCE BULK (82 -0.5 84 7.5) M12 GND A 2 GND NMOS L=2u W=8u * M12 DRAIN GATE SOUR

26、CE BULK (72 -0.5 74 7.5) M13 5 A 4 GND NMOS L=2u W=8u * M13 DRAIN GATE SOURCE BULK (129 2.5 131 10.5) M14 2 !C !S GND NMOS L=2u W=8u * M14 DRAIN GATE SOURCE BULK (62 -0.5 64 7.5) M15 14 Ci !C VDD PMOS L=2u W=16u * M15 DRAIN GATE SOURCE BULK (-30.5 27 -28.5 43) M16 VDD B 17 VDD PMOS L=2u W=16u * M16

27、DRAIN GATE SOURCE BULK (23 27 25 43) M17 VDD B 14 VDD PMOS L=2u W=16u * M17 DRAIN GATE SOURCE BULK (-20.5 27 -18.5 43) M18 17 A !C VDD PMOS L=2u W=16u * M18 DRAIN GATE SOURCE BULK (16.5 27 18.5 43) M19 14 A VDD VDD PMOS L=2u W=16u * M19 DRAIN GATE SOURCE BULK (-9.5 27 -7.5 43) M20 15 Ci !C GND NMOS

28、L=2u W=8u * M20 DRAIN GATE SOURCE BULK (-30.5 0.5 -28.5 8.5) M21 GND B 16 GND NMOS L=2u W=8u * M21 DRAIN GATE SOURCE BULK (23 0.5 25 8.5) M22 GND B 15 GND NMOS L=2u W=8u * M22 DRAIN GATE SOURCE BULK (-20.5 0.5 -18.5 8.5) M23 16 A !C GND NMOS L=2u W=8u * M23 DRAIN GATE SOURCE BULK (16.5 0.5 18.5 8.5)

29、 M24 15 A GND GND NMOS L=2u W=8u * M24 DRAIN GATE SOURCE BULK (-9.5 0.5 -7.5 8.5) * Total Nodes: 17* Total Elements: 24* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.END附录B：D触发器电路图网表与版图网表B.1 D触发器电路图网表* SPICE netlist written by S-Edit Win32 7.03*

30、Written on Jun 26, 2013 at 18:01:49.include C:UsersAdministratorDesktoptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5Vclk clk Gnd PULSE (0 5 0n 10n 10n 50n 120n)V!clk !clk Gnd PULSE (5 0 0 10n 10n 50n 120n)Vin D Gnd PULSE (0 5 30n 10n 10n 30n 80n).print tran v(clk) v(!clk) v(D) v(Q) .tran/op 1n 800n me

31、thod=bdf* Waveform probing be.options probefilename=C:UsersAdministratorDesktoptannerS-EditHANFENGdff.dat+ probesdbfile=C:UsersAdministratorDesktoptannerS-EditHANFENGdff.sdb+ probetopmodule=Module0* Main circuit: Module0M1 N18 qm Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M2 N18

32、clk N2 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M3 N1 D Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M4 N1 !clk N2 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M5 qm N2 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M6 N9 qm Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M7 N10

33、 Q Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M8 Q N6 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M9 N10 !clk N6 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M10 N9 clk N6 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u M11 N18 qm Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM1

34、2 N18 !clk N2 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM13 N1 D Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM14 N1 clk N2 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM15 qm N2 Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM16 N9 qm Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS

35、=24uM17 N10 Q Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM18 Q N6 Vdd Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM19 N10 clk N6 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24uM20 N9 !clk N6 Vdd PMOS L=2u W=16u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0B.2 D触发器版图网表* Circuit

36、 Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersAdministratorDesktoptannerLEdit90HANFENGdff.tdb* Cell: Cell0Version 1.24* Extract Definition File: .SamplesSPRexample1lights.ext* Extract Date and Time: 07/03/2013 - 11:02.include C:UsersAdministratorDeskto

37、ptannerTSpice70modelsml2_125.mdVdd Vdd Gnd 5Vclk0 clk Gnd PULSE (0 5 0n 10n 10n 50n 120n)V!clk0 !clk Gnd PULSE (5 0 0 10n 10n 50n 120n)Vin VD Gnd PULSE (0 5 30n 10n 10n 30n 80n).print tran v(clk) v(!clk) v(VD) v(Q) .tran/op 1n 800n method=bdf* Waveform probing be* Warning: Layers with Un

38、assigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES* 2 = Q (206,15.5)* 6 = Vdd (63,42)* 7 = Gnd (78.5,-9)* 8 = VD (4.5,14)* 9 = !clk (62.5,61)* 10 = clk (60.5,52)M1 3 clk 1 Vdd P

39、MOS L=2u W=16u * M1 DRAIN GATE SOURCE BULK (135.5 21 137.5 37) M2 1 !clk 4 Vdd PMOS L=2u W=16u * M2 DRAIN GATE SOURCE BULK (127.5 21 129.5 37) M3 Q 1 Vdd Vdd PMOS L=2u W=16u * M3 DRAIN GATE SOURCE BULK (180.5 21 182.5 37) M4 Vdd Q 3 Vdd PMOS L=2u W=16u * M4 DRAIN GATE SOURCE BULK (157 21 159 37) M5 4 11 Vdd Vdd PMOS L=2u W=16u * M5 DRAIN GATE SOURCE BULK (105.5 21.5 107.5 37.5) M6 1 cl