第四章 组合逻辑电路14_63237

1、第四章第四章 组合逻辑电路组合逻辑电路 目录目录 4.1 组合逻辑电路的分析组合逻辑电路的分析 4.2 组合逻辑电路的设计组合逻辑电路的设计 4.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 4.4 常用典型的组合逻辑电路常用典型的组合逻辑电路 4.4.1编码器编码器 4.4.2 译码器译码器/数据分配器数据分配器 4.4.3 数据选择器数据选择器 4.4.4 数值比较器数值比较器 4.4.5 加法器加法器 概述概述 组合电路特点组合电路特点 功能上：功能上： 结构上：结构上： 输出仅与该时刻的输入有关输出仅与该时刻的输入有关 由门电路组成由门电路组成 数字逻辑电路数字逻辑电路 组合逻

2、辑电路组合逻辑电路 时序逻辑电路时序逻辑电路 主要内容主要内容 组合电路的分析、设计方法组合电路的分析、设计方法 常用集成组合逻辑电路常用集成组合逻辑电路 由小规模集成电路组成由小规模集成电路组成 由中规模集成电路组成由中规模集成电路组成 组合逻辑组合逻辑 电路电路 x1 xn z1 zm 1112 2212 12 ( ,) ( ,) ( ,) n n mmn zf x xx zf x xx zfx xx 向量函数形式：向量函数形式： Z = f (x) 工作特征工作特征: : 在任何时刻，电路的输出在任何时刻，电路的输出 状态只取决于同一时刻的输入状态只取决于同一时刻的输入 状态而与电路原来

3、的状态无关。状态而与电路原来的状态无关。 结构特征结构特征: 1、输出、输入之间没有反馈、输出、输入之间没有反馈 延迟通路延迟通路 2、不含记忆单元、不含记忆单元 4.1 组合逻辑电路的分析组合逻辑电路的分析 组合电路的分析方法组合电路的分析方法 任务：任务： 目的：目的： 确定给定逻辑图的逻辑功能。确定给定逻辑图的逻辑功能。 了解电路功能了解电路功能 改进电路设计改进电路设计 逻辑电路功能描逻辑电路功能描 述可用表达式、述可用表达式、 卡诺图、真值表卡诺图、真值表 等多种方法，这等多种方法，这 里特指用概括的里特指用概括的 文字文字进行功能描进行功能描 述。述。 分析步骤分析步骤 由给定的逻

4、辑电路，从输入到输出逐级写出各个由给定的逻辑电路，从输入到输出逐级写出各个 输出端的逻辑表达式，最后得到表示输出与输入输出端的逻辑表达式，最后得到表示输出与输入 关系的逻辑表达式；关系的逻辑表达式； 化简和变换逻辑表达式为最小项表达式；化简和变换逻辑表达式为最小项表达式； 根据最小项表达式，列出真值表；根据最小项表达式，列出真值表； 由真值表分析其执行的逻辑功能；由真值表分析其执行的逻辑功能； 评价原设计电路，改进设计，寻找最佳设计方案评价原设计电路，改进设计，寻找最佳设计方案 例例1： & & & 1 1 1 1 D C B A Y2 Y1Y0 解解: 写表达式写表达式 2 YDC DBAD

5、CDBA 1 YDCB DCB DCADCBDCBDCA 0 YDC DBDCDB 真值表真值表 可以看出，当可以看出，当DCBA表示表示 的二进制数小于或等于的二进制数小于或等于5时时 Y0为为1，这个二进制数大于，这个二进制数大于 5且小于且小于11时时Y1为为1，当这，当这 个二进制数大于或等于个二进制数大于或等于11 时时Y2为为1。 功能描述：判别输入的功能描述：判别输入的 4位二进制数数值的范位二进制数数值的范 围。围。 例例2 2 组合电路如图所示，分析该电路的逻辑功能。组合电路如图所示，分析该电路的逻辑功能。 解：（解：（1）由逻辑图逐级写出逻辑）由逻辑图逐级写出逻辑 表达式。

6、为了写表达式方便，借表达式。为了写表达式方便，借 助中间变量助中间变量P。 （2）化简与变换：）化简与变换： （3）由表达式列出真值表。）由表达式列出真值表。 （4）分析逻辑功能）分析逻辑功能 ： 当当A、B、C三个变量不三个变量不 一致时，电路输出为一致时，电路输出为“1”， 所以这个电路称为所以这个电路称为“不一不一 致电路致电路”。 例例3 分析如图所示逻辑电分析如图所示逻辑电 路的功能路的功能 LZC 1.根据逻辑图写出输出函数的逻辑表达式根据逻辑图写出输出函数的逻辑表达式 2. 列写真值表列写真值表 3. 确定逻辑功能确定逻辑功能 解：解： ()ABC ABC 输入变量的取值中有奇数

7、输入变量的取值中有奇数 个个1时，时，L为为1，否则，否则L为为0, 电路具有奇校验功能。电路具有奇校验功能。 如要实现偶校验，电路应做何改变？如要实现偶校验，电路应做何改变？ 4.2 组合逻辑电路的设计组合逻辑电路的设计 任务：任务： 步骤步骤 进行逻辑抽象，确定实际问题的逻辑功能，确定输进行逻辑抽象，确定实际问题的逻辑功能，确定输 入输出变量数及表示符号入输出变量数及表示符号 列出真值表列出真值表 根据真值表写出输出逻辑函数的根据真值表写出输出逻辑函数的“与或与或”表达式表达式 将输出逻辑函数表达式进行化简或变换，画出逻辑将输出逻辑函数表达式进行化简或变换，画出逻辑 图图 工艺设计工艺设计

8、 所用门的数目所用门的数目 要最少，且各要最少，且各 门输入端的数门输入端的数 目和电路的级目和电路的级 数也要最少数也要最少 根据提出的实际逻辑问题，设计出最佳根据提出的实际逻辑问题，设计出最佳 （或最简）的组合电路。（或最简）的组合电路。 例例1：设计三人表决电路（：设计三人表决电路（A、B、C）。每人）。每人 一个按键，如果同意则按下，不同意则不按。一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮，结果用指示灯表示，多数同意时指示灯亮， 否则不亮。否则不亮。 1.逻辑假设。逻辑假设。 三个按键三个按键A、B、C按下时为按下时为“1”，不按时，不按时 为为“0

9、”。输出量为。输出量为 F，多数赞成时是，多数赞成时是“1”，否，否 则是则是“0”。 2.根据题意列出逻辑状态表（真值表）根据题意列出逻辑状态表（真值表） A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 2.根据题意列出逻辑状态表（真值表）根据题意列出逻辑状态表（真值表） A B AB AC BC FABBCCA 3.画出卡诺图，写出逻辑表达式：画出卡诺图，写出逻辑表达式： C F 4.根据逻辑表达式画出逻辑图根据逻辑表达式画出逻辑图 FABBCAC ABBCCACABCAB & & & & A

10、B C F FABBCCA 若用与非门实现若用与非门实现 例例2 2：试设计一位全加器：试设计一位全加器 其输入不仅有两个其输入不仅有两个1 1位二进制数相加，还需加上位二进制数相加，还需加上 低位送来的进位。低位送来的进位。 真值表真值表：以：以A Ai i、B Bi i分别表示分别表示 两个一位二进制数，两个一位二进制数，C Ci i 1 1低 低 位来的进位数，构成三个位来的进位数，构成三个 输入量，本位和输入量，本位和S Si i，向高位，向高位 的进位的进位C Ci i，构成两个输出量。，构成两个输出量。 逻辑表达式逻辑表达式 i Sm(1,2,4,7) i Cm(3,5,6,7)

11、化简化简 iiii-1 SABC iiii-1ii CA BC (AB ) 逻辑图逻辑图 an bn sn & =1 =1 cn-1 & 1 cn 4.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 4.3.1 产生竞争冒险的原因产生竞争冒险的原因 说明说明: :(1)(1)一般来说，时延对数字系统是有害的，它会降低一般来说，时延对数字系统是有害的，它会降低 系统的工作的速度，还会产生竞争冒险现象系统的工作的速度，还会产生竞争冒险现象 (2)(2)竞争和冒险是对电路的，而不是针对函数的竞争和冒险是对电路的，而不是针对函数的 电路在信号电平变化瞬间，可能与稳态下的逻电路在信号电平变化瞬间，

12、可能与稳态下的逻 辑功能不一致，产生错误输出，这种现象为辑功能不一致，产生错误输出，这种现象为竞争竞争 冒险冒险 原因原因: :(1)(1)不同路径上门的级数不一样，信号经过不同路径不同路径上门的级数不一样，信号经过不同路径 传输的时间不同。传输的时间不同。 (2)(2)门的级数相同，各个门延迟时间的差异也会造成门的级数相同，各个门延迟时间的差异也会造成 传输时间的不同。传输时间的不同。 延迟产生竞争冒险延迟产生竞争冒险 电路在瞬间变电路在瞬间变 化时发生违反化时发生违反 常规逻辑干扰常规逻辑干扰 的输出（电压的输出（电压 毛刺），甚至毛刺），甚至 会造成系统中会造成系统中 某些环节的误某些环

13、节的误 动作，产生错动作，产生错 误结果误结果 左图左图 产生正跳变脉冲的竞争冒险产生正跳变脉冲的竞争冒险 右图右图 产生正跳变脉冲的竞争冒险产生正跳变脉冲的竞争冒险 当一个门当一个门( (如如 G G2 2) )输入两个向相反方向变化的互补信输入两个向相反方向变化的互补信 号时，输出可能会产生尖峰脉冲。号时，输出可能会产生尖峰脉冲。 G2 G1 A Y Y=A+A A 理理 想想 考虑门延时考虑门延时 A Y 1 1 A Y 1tpd G2 G1 A Y Y=AA A 理理 想想 考虑门延时考虑门延时 Y 0 A A Y 1tpd 1. 1. 偏偏“1 1”冒险冒险( (输出负脉冲输出负脉冲

14、) ) 2. 2. 偏偏“0 0”冒险冒险( (输出正脉输出正脉 冲冲) ) 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 组合逻辑电路的组合逻辑电路的 竞争冒险现象竞争冒险现象 尖峰脉冲会尖峰脉冲会 使敏感的电使敏感的电 路（如触发路（如触发 器）误动作，器）误动作， 因此，设计因此，设计 组合电路时组合电路时 要采取措施要采取措施 加以避免。加以避免。 同一输同一输 入变量入变量 经不同经不同 途径到途径到 达输出达输出 门的情门的情 况（况（m、 n 均为均为 正整数）正整数） 竞争：一个逻辑门的两个输入端的信号同时向相反方向变竞争：一个逻辑门的两个输入端的信号同时向相反方向变 化，

15、而变化的时间有差异的现象化，而变化的时间有差异的现象。 冒险：由于竞争使得电路产生了输出干扰脉冲的现象。冒险：由于竞争使得电路产生了输出干扰脉冲的现象。 若出现若出现 Y=A+A 或或Y=AA 则可则可 能能“冒险冒险” 检查是否存在某个变量检查是否存在某个变量X X，它同时以原变量它同时以原变量 和反变量的形式出现在函数表达式中；和反变量的形式出现在函数表达式中； 1 1、代数法：、代数法： 如果上述现象存在，则检查表达式是否可如果上述现象存在，则检查表达式是否可 在一定条件下成为在一定条件下成为X+X或者或者X X 的形式。的形式。 若能，则说明与函数表达式对应的电路可若能，则说明与函数表

16、达式对应的电路可 能产生能产生竞争冒险竞争冒险。 一、判别方法一、判别方法 检查有否互检查有否互 补变量补变量 检查表达式检查表达式 形式形式 4.3.2 消去竞争冒险的方法消去竞争冒险的方法 FA CABAC试试判判断断电电路路是是否否可可能能产产生生 竞竞争争冒冒险险现现象象 例例： 解：变量解：变量A A和和C C具备竞争的条件具备竞争的条件, , 应分别进行检查。应分别进行检查。 检查检查C：00 01 10 11 AB AB AB AB 1 F C F F C F C C发生变化时不会产生险象发生变化时不会产生险象. 检查检查A：00 01 10 11 BC BC BC BC F A

17、 F A F A F A A 当当B=C=1时时, A的变化可能使电路产生险象的变化可能使电路产生险象. FA CABAC 当描述电路的逻辑函数为当描述电路的逻辑函数为“与或与或”式式 时时, , 可采用卡诺图来判断是否存在竞争冒可采用卡诺图来判断是否存在竞争冒 险。其方法是观察是否存在险。其方法是观察是否存在“相切相切”的卡的卡 诺圈诺圈, , 若存在则可能产生险象。若存在则可能产生险象。 2 2、卡诺图法、卡诺图法 CD AB 11 11 1 111 FBCACACD例例：在电路的卡诺图中， ABCDABCD相相邻邻最最小小项项与与不不被被同同一一卡卡诺诺圈圈所所包包含含， 因此当因此当B

18、D =1，A0 时时(此时此时F =C+C )，电路，电路 可能由于可能由于C 的变化的变化而而产生产生竞争冒险竞争冒险。 C D B A 3. 3. 实验方法实验方法 在输入端加所有可能发生状态变化的波在输入端加所有可能发生状态变化的波 形，看输出端是否有尖峰脉冲形，看输出端是否有尖峰脉冲 4. 4. 计算机辅助分析计算机辅助分析 在计算机上运行电路模拟程序在计算机上运行电路模拟程序 1 1、发现并消去互、发现并消去互 补相乘项。补相乘项。 ()()LABAC LABACBC 二、竞争冒险现象的消除二、竞争冒险现象的消除 利用定理利用定理: ABACABACBC 给原函数增加冗余项给原函数增

19、加冗余项 2 2、增加乘积项以避免互补项相加、增加乘积项以避免互补项相加 在表达式中在表达式中 加加 上多余的上多余的 与项与项 或者或者 乘乘 上上 多余的多余的 或项或项 ，使原函数不可能在某种条件下，使原函数不可能在某种条件下 XXX X 再出现或的形式，从而消除可能产生 的竞争冒险 FACBC 根据定理，增加冗余项根据定理，增加冗余项AB，有有FACBCAB 例：例： AB C L A B 组合电路 x1 x2 xn FF C R 使用使用 此方法时要适当选择此方法时要适当选择 时间常数时间常数( ( = =RCRC) )，要求要求 足够大，足够大， 以便以便“削平削平”尖脉冲；但尖脉

20、冲；但又又不能不能 太大，以免使正常的输出发生畸太大，以免使正常的输出发生畸 变。变。 3 3、输出端并联电容、输出端并联电容 如果逻辑电路在较慢速度下工作，为了消去竞争冒险，如果逻辑电路在较慢速度下工作，为了消去竞争冒险， 可以在输出端并联一电容器，致使输出波形上升沿和下降可以在输出端并联一电容器，致使输出波形上升沿和下降 沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作 用。用。 4.4 若干典型的组合逻辑电路若干典型的组合逻辑电路 4.4.1编码器编码器 分类：分类： 编码编码：把特定含义的信息编成二进制代码把特定含义的信息编成二进制代

21、码 输出输出 功能功能 二进制编码器二进制编码器 输入输入2n个信号，输出个信号，输出n位代码位代码 二二 十进制编码器十进制编码器 10个信号输入，个信号输入，BCD码输出码输出 一般编码器一般编码器 输入间有约束输入间有约束 优先编码器优先编码器 按优先级别高低编码按优先级别高低编码 代表09十个数字 编码器编码器：具有编码功能的逻辑电路。：具有编码功能的逻辑电路。 二进制编码器的结构框图二进制编码器的结构框图 普通二进制编码器普通二进制编码器 1 1、编码器的工作原理、编码器的工作原理 I0 I1 Yn-1 Y0 Y1 1 n 2 - - I 二进制二进制 编码器编码器 2 n 个个 输

22、入输入 n位二进位二进 制码输出制码输出 一般而言，一般而言，N个不同的信号，至少需要个不同的信号，至少需要n位二进制数编码。位二进制数编码。 N和和n之间满足下列关系之间满足下列关系: 2nN 二进制编码器二进制编码器 4线线2线编码器线编码器 例：例： 试设计一个试设计一个4线线-2线编码器电路，可将线编码器电路，可将4个信息编个信息编 成成2位代码，假设任一瞬间，位代码，假设任一瞬间，4个信息必须有一个而且个信息必须有一个而且 只能有一个处于有效状态。只能有一个处于有效状态。 解：解： 约定：输入为高电平有效，信息有效用约定：输入为高电平有效，信息有效用1表示，表示， 无效用无效用0表示

23、。表示。4个信息分别用个信息分别用I0 ， I1 ， I2 ， I3表示，表示， 2位代码用位代码用Y1 ， Y0表示，且对应的关系为：表示，且对应的关系为： Y1 Y0 I0 ： 0 0 I1 ： 0 1 I2 ： 1 0 I3 ： 1 1 功能要求功能要求 4个输入：设为个输入：设为I0 I3，且高电平有效。，且高电平有效。 2位二进制代码输出：设为位二进制代码输出：设为 Y1,Y0。 约束关系约束关系 不允许两个或两个以上输入信号同时有效不允许两个或两个以上输入信号同时有效 列真值表列真值表 4位输入，其组合为位输入，其组合为 2416种，真值表应种，真值表应 有有16行，但因为约束行，

24、但因为约束 条件的存在，可以只条件的存在，可以只 列出简化真值表。列出简化真值表。 1000 0100 0010 0001 Y0Y1I3I2I1I0 11 01 10 00 101 23012 3 YI I I II I I I 00 123012 3 YI I I II I I I 问题：问题： I1,I2同时为同时为1，输出，输出 Y1Y0 11，I3有效，输出有效，输出 也为也为11？ 当当I0=1，I1I3为为0 和和I1I3为为0时，输出时，输出 Y1Y0均为均为00? 真值表真值表? I0I1I2I3Y1Y0 000000 100000 010001 001010 000111 结

25、论：普通编码器不能同时输入两个以上的有效结论：普通编码器不能同时输入两个以上的有效 编码信号编码信号 2. 4线线2线优先编码器线优先编码器 背景背景 上述两种编码器，在任一时刻，只允许在上述两种编码器，在任一时刻，只允许在 一个输入端加入有效电平，当两个以上输一个输入端加入有效电平，当两个以上输 入端加入有效电平时，编码器的输出状态入端加入有效电平时，编码器的输出状态 将混乱将混乱 定义定义 当几个输入信号同时出现时，只对其中优当几个输入信号同时出现时，只对其中优 先权最高的一个进行编码，识别这类请求先权最高的一个进行编码，识别这类请求 信号的优先级别并进行编码的逻辑部件称信号的优先级别并进

26、行编码的逻辑部件称 为为 真值表真值表 I0I1I2I3Y1Y0 100000 X10001 XX1010 XXX111 逻辑表达式逻辑表达式 123323 YI IIII 01233123 YI I III II 说明：这说明：这4个输入的优先级别的高低次序依次为个输入的优先级别的高低次序依次为 I3、I2、I1、I0。 高高低低 存在的问题存在的问题 当当I0I1I2I3=0000时，输出时，输出Y0Y1=00；而当；而当I0=1时，输时，输Y0Y1=00， 即输入条件不同而输出代码相同，怎么解决这个问题？即输入条件不同而输出代码相同，怎么解决这个问题？ 输输 入入输输 出出 I0I1I2

27、I3Y1Y0GS 000000 0 100000 1 100011 10101 1111 8421BCD码编码器码编码器(2-10进制编码器进制编码器) 功能要求功能要求 10个输入：设为个输入：设为S0S9，且低电平有效。，且低电平有效。 输出：输出：4位二进制代码输出位二进制代码输出AD和和GS。 列真值表列真值表 最常用的是最常用的是8421编码方式，就是在四位二进编码方式，就是在四位二进 制代码的十六种状态中取出前面十种状态，制代码的十六种状态中取出前面十种状态， 表示表示09十个数码，后面六种状态去掉十个数码，后面六种状态去掉 （1 1）列出真值表：）列出真值表： 输入低电平有效输入

28、低电平有效 输入信号中有一个低电平时，输入信号中有一个低电平时，ABCD输出该键的输出该键的BCD码，同时码，同时 GS=1，表示有信号输入，表示有信号输入 输入均为高电平时，输入均为高电平时， GS=0，表示无信号输入，此时输出代码，表示无信号输入，此时输出代码 0000为无效代码。为无效代码。 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

29、1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 A B C D GSS9 S8 S7 S6 S5 S4 S3 S2 S1 S0 输输 出出 输输 入入 （2 2）逻辑图：）逻辑图： 当按下当按下S0S9 任意一个键时，任意一个键时， GS=1，表示有，表示有 信号输入；信号输入； 当当S

30、0S9均没均没 按下时按下时,GS=0， 表示没有信号表示没有信号 输入。输入。 优先编码器优先编码器CD4532CD4532的示意框图、引脚图的示意框图、引脚图 40004000系列系列CMOSCMOS集成电路优先编码器集成电路优先编码器 8个输入，个输入，3个输个输 出出 EI、EO为使能输为使能输 入和使能输出入和使能输出 GS为优先标志为优先标志。 集成电路编码器集成电路编码器 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 优先编码器优先编码器CD4532功能表功能表 输输 入入输输 出出 EII7I6I5I4I3I2I1I0Y2Y1

31、Y0GSEO 000000 10000000000001 1111110 10111010 100110110 1000110010 10000101110 100000101010 1000000100110 10000000100010 为什么要设计为什么要设计GS、EO输出信号？输出信号？ 特点特点: : 8个输入，个输入，3个输出，均为高电平有效；个输出，均为高电平有效； 输入优先级次序为输入优先级次序为I7，I6，I0； 3个使能端：个使能端： 使能输入使能输入EI 1 编码编码 0 禁止，输出低电平，禁止，输出低电平，EO，GS低低 使能输出使能输出EO0 本片有输出本片有输出 1

32、 本片无请求，可接另一片本片无请求，可接另一片 （进行扩展）（进行扩展） 优先标志优先标志GS0 本片未编码本片未编码 1 本片已编码本片已编码 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 1 1 1

33、 00 0 0 0 0 0 无编码输出无编码输出 0 例例1 1 用二片用二片CD4532CD4532构成构成1616线线-4-4线优先编码器线优先编码器, ,其逻辑其逻辑 图如下图所示，试分析其工作原理。图如下图所示，试分析其工作原理。 000 0 0 00 00 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A

34、4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 0 0 0 0 0 若无有效电平输入若无有效电平输入 0 1 1 1 哪块芯片的优先级高？哪块芯片的优先级高？ 1 若有效电平输入若有效电平输入 00 00 1 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A

35、3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 0 1 0 0 0 0 若有效电平输入若有效电平输入 1 1 1 1 0 00 00 1 4.4.2 译码器译码器/数据分配器数据分配器 译码的定义译码的定义 编码的逆过程，即将具有特定含义的二进制码进行编码的逆过程，即将具有特定含义的二进制码进行 辨别，并转换成对应的输出信号辨别，并转换成对应的输出信号 分类分类 通用译码器：通用译码器： 唯一地址译码器：将一系列代码转换成与之一一唯一地址译码器：将一系列代码转换成与之一一 对应的有效信号对应的有效信号 代码变换器：将一种代码

36、转换成另一种代码代码变换器：将一种代码转换成另一种代码 二进制译码器二进制译码器 二二十进制译码器十进制译码器 显示译码器显示译码器 常见的唯一地址译码器：常见的唯一地址译码器： 原理原理 使能输入端为有效电平时，对应每一组输入代码，使能输入端为有效电平时，对应每一组输入代码， 只有其中一个输出端为有效电平，其余输出端则为只有其中一个输出端为有效电平，其余输出端则为 非有效电平非有效电平 用途用途 作数据分配器用；作数据分配器用； 扩展使用扩展使用 设输入端的个数为设输入端的个数为n，输出端的个数为，输出端的个数为M, 则有则有 M=2n 二进制译码器二进制译码器 特点特点 输入输入:n个变量

37、，即个变量，即n位代码，位代码， 输出输出: 2n个个.即对应即对应n个变量的个变量的2n种组合种组合,每每 个输出对应一种输入代码，即一个个输出对应一种输入代码，即一个n变量变量 最小项最小项 2线线-4线译码器线译码器 2线输入线输入: A1,A0 使能控制端：使能控制端： 4线输出线输出: E 03 YY 功能表功能表 A1 A0 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 E 0 Y 1 Y 2 Y 3 Y “”表示低电平有效。表示低电平有效。 0 10 YEA A 1 10 YEA A 2

38、 10 YEA A3 10 YEA A 译码器是通过输译码器是通过输 出端的逻辑电平出端的逻辑电平 以识别不同代码以识别不同代码 电路图电路图 输入输入 控制端控制端 输出输出 (a) 74HC139集成译码器集成译码器 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 2. 集成二进制译码器集成二进制译码器 0111110 1011010 1101100 1110000 11111 Y3Y2Y1Y0A0A1E 输出输出输入输入 功能表功能表 逻辑符号说明逻辑符号说明 逻辑符号框外部的逻辑符号框外部的符号，符号， 表示外部输入或输出信号表示外

39、部输入或输出信号名称，名称， 字母上面的字母上面的“”号说明该输号说明该输 入或输出是低电平有效。符号入或输出是低电平有效。符号 框内部的输入、输出变量表示框内部的输入、输出变量表示 其内部的逻辑关系。在推导表其内部的逻辑关系。在推导表 达式的过程中，如果低有效的达式的过程中，如果低有效的 输入或输出变量参与运算，则输入或输出变量参与运算，则 在画逻辑图或验证真值表时，在画逻辑图或验证真值表时， 注意将其还原为低有效符号注意将其还原为低有效符号。 Y0 Y2 Y1 Y3 E A 1 A 0 (b) 74HC138(74LS138)集成译码器集成译码器 A0 A1 A2 1E 2E E3 7Y

40、G N D VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚图引脚图 逻辑图逻辑图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74HC13874HC138集成译码器逻辑图集成译码器逻辑图 74HC13874HC138集成译码器功能表集成译码器功能表 2E1E 0Y1Y2Y 3Y4Y 5Y 6Y7Y 01111111111001 10111111011001 11011111101001 11101111001001 11110111110001 1111

41、1011010001 11111101100001 11111110000001 111111110 1X 1 A2 E3 输输 出出输输 入入 A1A0 11111111 11111111 2E1E 0Y1 Y 2Y3Y4Y 5Y 6Y 7Y 01111111111001 10111111010001 11011111101001 11101111001001 11110111110001 11111011010001 11111101100001 11111110000001 111111110 111111111 111111111 A2E3 输输 出出输输 入入 A1A0 0 210

42、YAA A1 210 YAA A2 210 YAA A3 210 YAA A 5 210 YAA A6 210 YAA A4 210 YAA A 7 210 YAA A 3 1E 当 2 0E 1 0E 0Y1Y2Y3Y4Y 5Y 6Y 7Y 02102100 12102101 22102102 32102103 42102104 52102105 62102106 72102107 (,) (,) (,) (,) (,) (,) (,) (,) YAAAA A Am YAAAA A Am YAAAA A Am YAAAA A Am YAAAA A Am YAAAA A Am YAAAA A

43、Am YAAAA A Am 以以A2 A1 A0的顺序的顺序， A2为高位对最小项编号时为高位对最小项编号时， Y的下标与的下标与m的下标一致的下标一致 , ,译码器处于工作状态译码器处于工作状态 2 0E 1 0E （1）用用74HC139和和74HC138构成构成5线线-32线译码器线译码器 译码器的应用译码器的应用 （2）用译码器实现逻辑函数。）用译码器实现逻辑函数。 0 0 YABCm 0 m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 1 1 YABCm

44、7 7 YABCm 2 2 YABCm . . . 3 1E 当 2 0E 1 0E 依据依据 函数可展成标准与或式，即部分最小项之和。函数可展成标准与或式，即部分最小项之和。 译码器是最小项输出器，能产生全部最小项。译码器是最小项输出器，能产生全部最小项。 方法方法 把对应函数所含最小项的译码器的输出，把对应函数所含最小项的译码器的输出， 相与非相与非（低电平输出）或者（低电平输出）或者相或相或（高电平输出）（高电平输出） 即可得到相应的逻辑函数。即可得到相应的逻辑函数。 译码器输出低电平有效，所以必须 低电平相与非 0267 mmmm 0267 mmmm LACAB用一片用一片74HC13

45、8实现函数实现函数 首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式 在译码器的输出端加一个与非门，即可实现给定的组合在译码器的输出端加一个与非门，即可实现给定的组合 逻辑函数逻辑函数. 0267YYYY LABCABCABCABC 译码器输出 低电平有效 ，所以必须 低电平相与 非 用译码器实现多输出组合逻辑函数的步骤用译码器实现多输出组合逻辑函数的步骤 1.1.写出逻辑函数的最小项和的形式；写出逻辑函数的最小项和的形式； 2.2.将逻辑函数的最小项和的表达式变换成将逻辑函数的最小项和的表达式变换成 与非与非式；与非与非式； 3.3.画出接线图。画出接线图。 4.4.如果

46、函数为如果函数为4 4变量函数，用变量函数，用3/83/8线译码器线译码器 实现，则需先用两片实现，则需先用两片3/83/8线译码器扩展成线译码器扩展成 4/164/16线译码器，在此基础上进行以上步骤。线译码器，在此基础上进行以上步骤。 8421BCD码译码器码译码器 7442的外引脚排列图的外引脚排列图 1 2 3 4 5 6 7 89 10 11 12 13 14 15 16 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 0 GND Y 7 Y 8 Y 9 A 3 A 2 A 1 A 0 V CC 03210 YA A A A 13210 YA A A A 23210 YA A A

47、 A 33210 YA A A A 43210 YA A A A 53210 YA A A A 63210 YA A A A 73210 YA A A A 83210 YA A A A 93210 YA A A A 功能：将功能：将8421BCD码码 译成为译成为10个状态输出个状态输出 二、二十进制译码器二、二十进制译码器 二十进制译码器二十进制译码器7442的的功能表功能表 对于对于BCD代码以外的伪码（代码以外的伪码（10101111这这6个代码）个代码）Y0 Y9 均为高电平。均为高电平。 七段显示译码器七段显示译码器 定义定义：将输入：将输入BCDBCD码的十个代码译成十个码的十个代

48、码译成十个 高、低电平输出信号高、低电平输出信号 显示方式显示方式 字形重叠式字形重叠式 分段式分段式 点阵式点阵式 结构结构 能直接显示文字、符号的能直接显示文字、符号的 器件器件 脉冲信号脉冲信号 计数器计数器 译码器译码器 驱动器驱动器 显示器显示器 KHz 半导体显示器半导体显示器 磷砷化镓磷砷化镓PNPN结，外加正向电压（电能）结，外加正向电压（电能）, , 发出不同波长的光（红、黄、绿等颜色）。发出不同波长的光（红、黄、绿等颜色）。 液晶显示器液晶显示器 是既有液体流动性又有晶体光学特性之有机是既有液体流动性又有晶体光学特性之有机 化合物，是通过电场作用和入射光照射改变化合物，是通

49、过电场作用和入射光照射改变 液晶排列形状、透明度而制成的显示器件。液晶排列形状、透明度而制成的显示器件。 本身不发光，是一种被动显示器件。本身不发光，是一种被动显示器件。 主要用于移动设备、钟表、仪表、计算器、家电等。主要用于移动设备、钟表、仪表、计算器、家电等。 工作电压低，功耗极小。工作电压低，功耗极小。 交流驱动。交流驱动。 常用显示器件有：常用显示器件有： （LED） （LCD） 共阳极显示器共阳极显示器共阴极显示器共阴极显示器 a b c d fg e 显示器分段布局图显示器分段布局图 显示器件显示器件： 常用的是常用的是七段显示器件七段显示器件 功能功能： 把把“84218421”

50、二十进制代码译成对应于数码管的二十进制代码译成对应于数码管的 七个字段信号，驱动数码管点亮对应的段，显七个字段信号，驱动数码管点亮对应的段，显 示出相应的十进制数码示出相应的十进制数码 显示器件显示器件： 常用的是常用的是七段显示器件七段显示器件 a b c d f g a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 e 共阴极共阴极 集成显示译码器集成显示译码器/ /驱动器驱动器 CMOS七段显示译码器七段显示译码器74HC4511（共阴）（共阴） 4511管脚图管脚图 a b c d e f g D 0 74H C 4511

51、D 3 D2 D1 LT B L LE 十进制十进制 输入输入 输出输出 显示显示 或功能或功能 LT BL LE A B C D a b c d e f g 0 1 1 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 1 2 1 1 0 0 0 1 0 1 1 0 1 1 0 1 2 9 1 1 0 1 0 0 1 1 1 1 0 0 1 1 9 10 1 1 0 1 0 1 0 0 0 0 1 1 0 1 不显示不显示 15 1 1 0 1 1 1 1 0 0 0 0 0 0 0 不显示不显示 灯测试灯测试 0 1 1 1 1

52、 1 1 1 全亮全亮 灭灯灭灯 1 0 0 0 0 0 0 0 0 不显示不显示 锁存锁存 1 1 1 保持保持 灯测试灯测试 LT： 低有效，各字段显示，检查字段好坏；低有效，各字段显示，检查字段好坏； 锁存使能输入锁存使能输入LE： LT= BL=1时，当时，当LE=0时，允许译码时，允许译码 输出；输出；LE=1时译码器是锁定保持状态时译码器是锁定保持状态 ，译码器输出被保持在，译码器输出被保持在LE=0时的数值时的数值 灭灯输入灭灯输入BL：低有效，：低有效，输入输入=0且且LT1时各字段不显时各字段不显 示示,用于灭无效零；用于灭无效零； 灯测试灯测试 LT： 低有效，各字段显示，

53、检查字段好坏；低有效，各字段显示，检查字段好坏； 灭灯输入灭灯输入BL：低有效，：低有效，输入输入=0且且LT1时各字段不显示时各字段不显示,用用 于灭无效零；于灭无效零； 锁存使能输入锁存使能输入LE： LT= BL=0时，当时，当LE=0时，允许译码时，允许译码 输出；输出；LE=1时译码器是锁定保持状态时译码器是锁定保持状态 ，译码器输出被保持在，译码器输出被保持在LE=0时的数值时的数值 正常译码显示：正常译码显示：LT=1，BL=1，LE=0时，对输入为十进制时，对输入为十进制 数数09的二进制码（的二进制码（00001001）进行译码，产生对应的）进行译码，产生对应的 七段显示码。

54、七段显示码。 4511有拒绝伪码的特点，当输入数据越过十进制数有拒绝伪码的特点，当输入数据越过十进制数9(1001)时，时， 显示字形也自行消隐显示字形也自行消隐 74HC4511的控制端中的控制端中LT的优先级最高然后是的优先级最高然后是BL，最后是，最后是LE。 例例: 由由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电路如图所示， 试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能。 数据分配器定义数据分配器定义 在数据传输过程中，将公共数据线上的数据在数据传输过程中，将公共数据线上的数据 根据需要分配到不同的通道上去，实现数据根据需要分配到

55、不同的通道上去，实现数据 分配功能。分配功能。 功能功能 将将1 1个输入数据传送到多个输出端中的个输入数据传送到多个输出端中的1 1个输个输 出端，具体传送到哪一个输出端，是由一组出端，具体传送到哪一个输出端，是由一组 选择控制信号确定选择控制信号确定 四、数据分配器四、数据分配器 数据分配器：相当于多输出的单刀多掷开关，是一数据分配器：相当于多输出的单刀多掷开关，是一 种能将从数据分时送到多个不同的通道上去的逻辑种能将从数据分时送到多个不同的通道上去的逻辑 电路。电路。 数据分配器的逻辑框图及等效电路数据分配器的逻辑框图及等效电路 实现实现 可通过唯一地址译码器实现，如用可通过唯一地址译码

56、器实现，如用3线线-8线线 译码器可以把一个数据信号分配到译码器可以把一个数据信号分配到8个不同个不同 的通道上去的通道上去 E2,E3作为数据输入作为数据输入(也可单独输入数据也可单独输入数据) E1作为使能端，作为使能端， A2A1A0 变化，变化， 可轮流分配给可轮流分配给 Y0 Y7得三得三 地址地址8输出输出 例例 用译码器（用译码器（74138）实现数据分配器）实现数据分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V D= E2 E1 Y0 Y7 0 1 0 Y 232 YE E DABC当当ABC = 010

57、 时，时，Y2=D C B A 输输 入入输输 出出 E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 00XXXX11111111 10D000D1111111 10D0011D111111 10D01011D11111 10D011111D1111 10D1001111D111 10D10111111D11 10D110111111D1 10D1111111111D 74HC138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 例：用门电路设计一个具有低电平使能控制的例：用门电路设计一个具有低电平使能控制的1-4线线数据数据 分配器，使能信号无效时，电路所有输出高阻态

58、。当分配器，使能信号无效时，电路所有输出高阻态。当 通道选择信号将通道选择信号将1 1路输入信号连接到其中路输入信号连接到其中1 1路输出端时路输出端时 ，其他输出端为高阻状态。，其他输出端为高阻状态。 解：解：1 1）明确逻辑功能，列出真值表。）明确逻辑功能，列出真值表。 根据题意，电路有一根据题意，电路有一个数据输入端个数据输入端In，一个低有，一个低有 效的使能端效的使能端 ，4个输出端个输出端Y3Y0 。E 输入输入输出输出 S1S0Y3Y2Y1Y0 000zzzIn 001zzInz 010zInzz 011Inzzz 1XXzzzz E 2）根据真值表写出逻辑表达式）根据真值表写出

59、逻辑表达式 每个输出端有三种状态每个输出端有三种状态0、1、z，因此电路的输出级由三态门组成，因此电路的输出级由三态门组成 ，三态门的工作状态由其控制信号决定。设，三态门的工作状态由其控制信号决定。设C3C0分别为分别为4个三态个三态 门的控制信号，由使能端和通道选择输入端共同作用产生。门的控制信号，由使能端和通道选择输入端共同作用产生。 由真值表得，当由真值表得，当 ， 时，时， ，门，门G0工作，输工作，输 出出 ， 故故 。 其他控制端均为其他控制端均为0，对应三态门输出高阻态，以此类推：，对应三态门输出高阻态，以此类推： 0E 10 0SS 0 1C 0 YIn 010 CE SS 1

60、10 CE SS 010 CE SS 010 CE SS 3) 画逻辑电路 4.4.3 数据选择器数据选择器 定义：定义：经过选择，把多路数据中的某一路数据传送到经过选择，把多路数据中的某一路数据传送到 公共数据线上，实现数据选择功能的逻辑电路。它的公共数据线上，实现数据选择功能的逻辑电路。它的 作用相当于多个输入的单刀多掷开关，又称作用相当于多个输入的单刀多掷开关，又称“多路开多路开 关关” 输入输入: 2n路数据和路数据和n位地址。位地址。 输出输出: 1位数据位数据 地址：选择哪个数据的地址：选择哪个数据的 控制信号。控制信号。 数据选择器的逻辑框图及等效电路数据选择器的逻辑框图及等效电