从导网表到布线步骤与技巧资料

1、1:打开原理图:本篇以实例为例：从 orcad至ij allegro 布线2、点击里出现一对话框选择“ yes”。出现一对话框undo taming 1thi s action aff sets th# com pl* design thus ds aring the undo/reik ixifarmati on 】i工七.you will not be able t undo/kedo g尸 of the praviou& a.ctiode do yg wajit t。 cpnmiwe?旦。点击最右边的other”。然后在formatters:下选择“telesis.dll”注意：part

2、 value与pcb footprint下面的两个框一定要是pcb footprint,不然导进网表时会出错。version: 9.00 oki 17 2004met!i st i vi outpu,ft :qcdmstgnl- netbroxst.3、这里显示的是生成的网表保存的路径，后缀名可默认“ net 也可改为 txt “。点击下面的”确认“就可以生成 网表了。4、生成网表后会在 outputs下产生一个txt的或net为后缀名的网表。5、从图中导出零件库：:件和文件夹任第 ，创建一个新文件夹|将这个文件夹靖布到f web?共享此文件夹:定位置）我的文档 j共享文档 |我的电脑 i网上

3、邻居名称2, abto5ave 国allegro. jrl 以叮ghir 囤65工gh1 目 destg4i1 回 ddsigul j) dbk 回世戈mtpl片44 回 dcesi4 1 dslllck st0lq6-331-063q .5?nid6-3ai-o03o hi stold6-301-qq川ost010e-051-；b 曰lib在保存图的文件夹里建一文件夹命名为“lib 。把图另存到“lib”里在pcb图中6、在allegro中指定零件路径:file/export/libraries导出零件库。allegro expert :： example-qq. brd project :

4、 d=qcd e t upshtpe log! c pl acefil e edit vi ew add di epla.y点击后出一一对话框如下:rout e anelyz drswiitg sis. b .drawing options.text 5i工.gride.sqbcl 3s&5b .,cross-section. .lat&r itls. _ .ias卜congtr&ints. . bk-eclri.cal constramt spire adske eli. . .property defini ti ons, 一d自eihg li stsa b .标出私5卜chitliiiee卜ifser treferences.理 user preferences editoraitvwrkautosave b reviser一十叶口，/11,carttrcl_p3fteldesign_paths：displaydrwinodreeichrfilenn3nagenniglossinputmiseplotfloamshape rs ho w_ dementsignal_analyi;skill uiui_pathsijseipreferences.点击后出现一对话框。如下:此文件制作于2008 年 8 月 1 日夜制