第五章 组合逻辑电路

1、小测验小测验 ECL门电路工作速度快门电路工作速度快 的主要原因有哪些？的主要原因有哪些？ Chapter 5 组合逻辑电路组合逻辑电路 Chapter 5 组合逻辑电路组合逻辑电路 5.1 组合逻辑电路概述组合逻辑电路概述 5.2 组合逻辑电路分析与设计组合逻辑电路分析与设计 5.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 5.4 中规模组合逻辑电路功能部件与应用中规模组合逻辑电路功能部件与应用 Chapter 5 组合逻辑电路组合逻辑电路 熟练掌握组合逻辑电路分析方法和设计方法熟练掌握组合逻辑电路分析方法和设计方法 掌握编码器、译码器、数据选择器、加法器及数掌握编码器、译码器、数

2、据选择器、加法器及数 值比较器的逻辑功能及其应用值比较器的逻辑功能及其应用 学会使用中规模组合逻辑电路器件设计组合逻辑学会使用中规模组合逻辑电路器件设计组合逻辑 电路电路 1. 掌握可编程逻辑器件功能，并利用掌握可编程逻辑器件功能，并利用Verilog HDL 实现组合逻辑电路实现组合逻辑电路 教学要求教学要求 5.1 组合逻辑电路概述组合逻辑电路概述 逻辑电路分类：逻辑电路分类：组合逻辑电路及时序逻辑电路组合逻辑电路及时序逻辑电路 输入、输出之间没有反馈延迟电路输入、输出之间没有反馈延迟电路 电路中不含具有记忆功能的元件电路中不含具有记忆功能的元件 工作特征：工作特征： 在任意时刻，电路的输

3、出状态仅取决于该时刻的输入在任意时刻，电路的输出状态仅取决于该时刻的输入 状态，与电路的历史状态无关。状态，与电路的历史状态无关。 组合逻辑电路结构特点：组合逻辑电路结构特点： 5.2 组合逻辑电路分析与设计组合逻辑电路分析与设计 5.2.1 组合逻辑电路的分析组合逻辑电路的分析 5.2.2 组合逻辑电路的设计组合逻辑电路的设计 5.2.1 组合逻辑电路分析组合逻辑电路分析 目的：目的： 根据已知组合逻辑电路，经分析确定电路的逻辑功能。根据已知组合逻辑电路，经分析确定电路的逻辑功能。 步骤：步骤： 根据逻辑电路，分别写出各输出端逻辑表达式；根据逻辑电路，分别写出各输出端逻辑表达式； 化简和变换

4、逻辑表达式；化简和变换逻辑表达式； 列出真值表；列出真值表； 1. 根据真值表或逻辑表达式进行分析，确定逻辑功能。根据真值表或逻辑表达式进行分析，确定逻辑功能。 组合逻辑电路分析组合逻辑电路分析 111 011 101 001 110 010 100 000 CBA)(CBAL 1 0 0 1 0 1 1 0 5.2.1 组合逻辑电路分析组合逻辑电路分析 组合逻辑电路分析举例组合逻辑电路分析举例 = 1 = 1 L B C A Z 例例1 分析右图所示逻辑电路的功能分析右图所示逻辑电路的功能 解：解：1.根据逻辑电路图写出输出根据逻辑电路图写出输出 函数的逻辑表达式函数的逻辑表达式 中间变量：

5、中间变量：ZAB ()LZCABC 2.列出真值表列出真值表 BAZ 0 0 1 1 1 1 0 0 3.确定逻辑功能：确定逻辑功能： 输入变量取值中有奇数个输入变量取值中有奇数个1 时，输出时，输出L为为1，否则，否则L为为0 5.2.1 组合逻辑电路分析组合逻辑电路分析 B A 1 C Y X Z 1 1 3. 用译码器实现逻辑函数。用译码器实现逻辑函数。 0 0 1 2 0 )(mAAAY 1 0 1 2 1 )(mAAAY 7 012 7 )(mAAAY . . . 3线线-8线译码器的输出线译码器的输出Y0 Y7 含三变量函数的全部最小项。含三变量函数的全部最小项。 基于这一点用该器

6、件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。 5.4.2 译码器译码器 例例4 用一片用一片74HC138实现函数实现函数 ABCAL 解：解：1.将函数式变换为最小项之和的形式将函数式变换为最小项之和的形式 7620 mmmmABCABCBCACBAL 2.输入变量输入变量A、B、C分别接入分别接入 2 A 1 A 0 A 且将使能端接有效电平且将使能端接有效电平 3.由于由于74HC138是低电平有效输出，是低电平有效输出， 所以将最小项变换为反函数的形式所以将最小项变换为反函数的形式 7 6 2 0 7 6 2 0 )()(YYYYmmmmL Y 0

7、74HC138 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 S1 S2 S3 A 0 A 1 A 2 C B A 5V & L 5.4.2 译码器译码器 二二- -十进制译码器十进制译码器 二二- -十进制译码器十进制译码器74HC4274HC42的逻辑功能是：将输入的逻辑功能是：将输入BCDBCD码的码的1010 个代码，对应个代码，对应0909的十进制数，由的十进制数，由4 4位二进制数位二进制数0000100100001001表示，表示， 即译成即译成1010个高、低电平输出信号。个高、低电平输出信号。 当输入超过当输入超过 8421BCD码的范围码的范围 （1010

8、1111） 输出均为高电平，输出均为高电平， 没有有效译码输出。没有有效译码输出。 BCD码输入码输入输输 出出 3 A 2 A 1 A 0 A 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 8 Y 9 Y 作业作业 5-15（编译码器）（编译码器） 5-16（译码芯片）（译码芯片） 5.4.2 译码器译码器 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 显示译码器显示译码器 5.4.2 译码器译码器 七段显示译码器七段显示译码器 最常用的显示器有：半导体发光二极管和液晶显示器。最常用的显示器有：半导体发光二极管和液晶显示器。 a b c

9、d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器 a b c d fg e 显示器分段布局图显示器分段布局图 每字段是一只每字段是一只 发光二极管发光二极管 5.4.2 译码器译码器 共阴极显示器共阴极显示器 a b c d e f g g e d a b c f a b c d e f g 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 . . . . 5.4.2 译码器译码器 显示显示 译码器译码器 A0 A1 A2 A3 Ya Yb Yc Yd Ye Yf Yg a e b c f g d 3 A 2 A 1

10、A 0 A a Y c Y d Y e Y f Y g Y 输输 入入输输 出出 字形字形 表5.4.2-2 显示译码器功能表 b Y 5.4.2 译码器译码器 常用的集成七段显示译码器常用的集成七段显示译码器 -CMOS七段显示译码器七段显示译码器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE 5.4.2 译码器译码器 LT HHLHHHHHLLHHHL9 HHHHHHHLLLHHHL8 LLLLHHHHHHLHHL7 HHHHHLLLHHLHHL6 HHLHHLHHLHLHHL5 HHLLHHLLLHLHHL4 HLLHHHHHHL

11、LHHL3 HLHHLHHLHLLHHL2 LLLLHHLHLLLHHL1 LHHHHHHLLLLHHL0 gfedcba 字形字形 输输 出出输输 入入 十进制十进制 或功能或功能 D3D2D1D0 BLLE CMOS七段显示译码器七段显示译码器74HC4511功能表功能表 *HHH锁锁 存存 熄灭熄灭LLLLLLLHL灭灭 灯灯 HHHHHHHL 灯灯 测测 试试 熄灭熄灭LLLLLLLHHHHHHL15 熄灭熄灭LLLLLLLLHHHHHL14 熄灭熄灭LLLLLLLHLHHHHL13 熄灭熄灭LLLLLLLLLHHHHL12 熄灭熄灭LLLLLLLHHLHHHL11 熄灭熄灭 LLLL

12、LLLLHLHHHL10 LT gfedcba 字形字形 输输 出出输输 入入十进十进 制制 或功或功 能能 BLLE D3D2D1D0 5.4.2 译码器译码器 CMOS七段显示译码器七段显示译码器74HC4511功能表功能表(续续) 小测验小测验 1、七段码译码显示器有几种，分别是什么？、七段码译码显示器有几种，分别是什么？ 2、如何判断集成芯片使能端的有效电平？、如何判断集成芯片使能端的有效电平？ 5.4.2 译码器译码器 例例 由由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电路如图所示， 试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能

13、。 H7 H6 H5 H4 0 (0) 4511 4 显示器显示器4 1 (0) (I) (II) (III) ag ag ag ag LT LE BL (III) D3 D2 D1 D0 LT LE BL (I) LT LE BL (II) LT LE BL 1 H3 H2 H1 H0 M 7 M 6 M 5 M 4 M 3 M 2 M 1 M 0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0 5.4.2 译码器译码器 译码器电路应用译码器电路应用 数数据据输输入入 通通道道选选择择信信号号 Y0 Y1 Y7 用用74HC138组成数据分配器组成数据分配器 数据分配

14、器示意图数据分配器示意图 数据分配器：相当于多输出单刀多掷开关，是一种能将数据分配器：相当于多输出单刀多掷开关，是一种能将 从数据分时送到多个不同通道上去的逻辑电路。从数据分时送到多个不同通道上去的逻辑电路。 5.4.2 译码器译码器 0 0 1 1 0 0 +5V D 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S1 S2 S3 A0 A1 A2 数据输数据输 入入 通道选择信号通道选择信号 Y0 Y1 Y7 用用74HC138译码器实现数据分配器译码器实现数据分配器 当当 =1， =010时，可得输出时，可得输出 的逻辑表达式：的逻辑表达式： 1 S 012 AAA 2

15、 Y 3 01 2 3 21 2 )( SAAASSSY 5.4.2 译码器译码器 作为数据输入端，作为数据输入端， 作为地址通道选择输入，可以作为地址通道选择输入，可以 把把1个数据信号分配到个数据信号分配到8个不同的通道上去。个不同的通道上去。 012 A A A 3 S 输输 入入输输 出出 S1S2S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 LLXXXXHHHHHHHH HLDLLLDHHHHHHH HLDLLHHDHHHHHH HLDLHLHHDHHHHH HLDLHHHHHDHHHH HLDHLLHHHHDHHH HLDHLHHHHHHDHH HLDHHLHHHHHHDH H

16、LDHHHHHHHHHHD 74HC138译码器作为数据分配器时的功能表 作业：译码显示器作业：译码显示器 5-17 5.4.3 数据选择器数据选择器 数据选择器定义与功能数据选择器定义与功能 数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用 相当于多个输入的单刀多掷开关，又称相当于多个输入的单刀多掷开关，又称“多路开关多路开关”。 通通道道选选择择 数数据据输输出出 I0 I1 1 2 n I 数据选择的功能：在通道数据选择的功能：在通道 选择信号的作用下，将多选择信号的作用下，将多 个通道的数据分时传送到个通道的数据分时传送到 公共的数据

17、通道上去的。公共的数据通道上去的。 0 I 5.4.3 数据选择器数据选择器 0 I 3 0 33221100 i iiI mmImImImIY 4选选1数据选择器数据选择器 1 I 2 I 3 I E 1 S 0 S Y 3012 0110 10 0 1 ISSISSISSISSY 地址地址 端端 01 Y S0S1 E 地址地址使能使能 输出输出 输输 入入 功能表功能表 000I0 001I1 010I2 011I3 5.4.3 数据选择器数据选择器 集成电路数据选择器集成电路数据选择器 8选选1数据选择器数据选择器74HC151功能表功能表 输出输出 的表达式为：的表达式为： 7 0

18、ii i Ym D Y 74HC151功能框图功能框图 输输 入入输输 出出 使使 能能 E 选选 择择 S2 S1 S0 YY H L L L L L L L L X X X L L L L L H L H L L H H H L L H L H H H L H H H L D0 D1 D2 D3 D4 D5 D6 D7 H D0 D1 D2 D3 D4 D5 D6 D7 5.4.3 数据选择器数据选择器 数据选择器应用数据选择器应用 数据选择器的扩展数据选择器的扩展 位扩展：位扩展： 2位位8选选1数据选择器数据选择器 S2 S1 S0 D00 D01 D02 D03 D04 D05 D0

19、6 D07 Y Y0 Y1 74HC151 0Y 1 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 用两片用两片74151组成二位组成二位 八选一的数据选择器。八选一的数据选择器。 D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D8 D9 D10 D11 D12 D13 D14

20、 D15 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1 & (0) 74HC151 (I) 5.4.3 数据选择器数据选择器 数据选择器的使能端作为地址数据选择器的使能端作为地址 选择输入，经一反相器与另一选择输入，经一反相器与另一 数据选择器的使能端连接。数据选择器的使能端连接。 原则：原则： （1）将低位地址端并联；）将低位地址端并联； （2）用高位地址控制使能端）用高位地址控制使能端 将将两片两片74HC151连接成一个连接成一个16选选1的数据选择器，的数据选择器， 字扩展：字扩展： 5.4.3 数据选择器数据选择器 数据选择器组成逻辑函

21、数产生器数据选择器组成逻辑函数产生器 8选选1数据选择器数据选择器74HC151 当当 =0时，输出逻辑表达式为：时，输出逻辑表达式为：E 7 0 ii i YD m 数据输入作为控制信号，当数据输入作为控制信号，当 =1时，其对应的最小项在时，其对应的最小项在 表达式中出现，当表达式中出现，当 =0时，对应的最小项就不出现。时，对应的最小项就不出现。 将函数变换成最小项表达式将函数变换成最小项表达式 ，并函数的变量作为接入，并函数的变量作为接入 地址输入端；地址输入端； i D i D 控制控制Di ，就可得到不同的逻辑函数。，就可得到不同的逻辑函数。 5.4.3 数据选择器数据选择器 例例

22、 试用试用8选选1数据选择器数据选择器74HC151产生逻辑函数产生逻辑函数 LABCABCAB 解：将所给的函数式变换成最小项表达式解：将所给的函数式变换成最小项表达式 LABCABCABCABC 写成如下形式写成如下形式 33556677 Lm Dm Dm Dm D 显然，显然， 都应该等于都应该等于1， 而数据输入端而数据输入端 都应该等于都应该等于0。 3567 DDDD、 0124 DDDD、 5.4.3 数据选择器数据选择器 总结总结: : 利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤如下：数据选择器组成函数产生器的一般步骤如下： a a、将函数变换成最小项表达式、将

23、函数变换成最小项表达式 b b、使器件处于使能状态、使器件处于使能状态 c c、地址、地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量 d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi , 则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。 5.4.3 数据选择器数据选择器 实现并行数据到串行数据的转换实现并行数据到串行数据的转换 0 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 并行并行8位数据位数据01001101 输入数据输入端，输出数据为输入数据输入端

24、，输出数据为 0-1-0-0-1-1-0-1，串行数据。，串行数据。 作业：数据选择器作业：数据选择器 5-23 5.4.4 加法器加法器 半加器和全加器半加器和全加器 在两个在两个1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加 在两个二进制数相加时，考虑低位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加 输输 入入输输 出出 ABS CO 表5.4.3-2 半加器真值表 进位进位 半加器逻辑表达式：半加器逻辑表达式： ABCO BAABBAS 5.4.4 加法器加法器 A B BAS ABCO 逻辑图逻辑图半加器半加器 全加

25、器：进行加数、被加数和低位来的进位信号相加，全加器：进行加数、被加数和低位来的进位信号相加， 并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。 5.4.4 加法器加法器 低位低位 进位进位向高位向高位 进位数进位数 SABCIABCIABCIABCI ABCI COABABCIABCI ()ABAB CI 表5.4.3-3 全加器真值表 5.4.4 加法器加法器 S A B Ci Co BA i CBA AB i )(CBA 1 CO CO 全加器逻辑电路图：由两个半加器与或门实现全加器逻辑电路图：由两个半加器与或门实现 思考：思考： 能用能用7415174138设计全加器

26、吗设计全加器吗? 5.4.4 加法器加法器 11 10 10 01 10 01 01 00 全加器真值表全加器真值表 111 011 101 001 110 010 100 000 CSCBA ABC有奇数个有奇数个1时时S为为1； ABC有偶数个有偶数个1和全为和全为0时时 S为为0。 -用全加器组成三位二进制代用全加器组成三位二进制代 码码奇偶校验器奇偶校验器 用全加器组成八位二进制代码用全加器组成八位二进制代码 奇偶校验器，电路应如何连接？奇偶校验器，电路应如何连接？ 加法器的应用加法器的应用 5.4.4 加法器加法器 多位加法器多位加法器 多位数相加，采用并行相加串行进位；相加的每一位

27、多位数相加，采用并行相加串行进位；相加的每一位 都是带进位相加的，利用全加器实现。都是带进位相加的，利用全加器实现。 实现实现2个个4位二进制位二进制 和和 相加相加 3210 A A A A 3210 B B B B 5.4.4 加法器加法器 依次将低位全加器的进位输出端依次将低位全加器的进位输出端CO接到高位全加器的接到高位全加器的 进位输入端进位输入端CI ，任意，任意1位的加法运算必须在低位的加法运算必须在低1位的运算完位的运算完 成之后才能进行，这种进位方式构成的多位加法器，称为成之后才能进行，这种进位方式构成的多位加法器，称为 串行进位加法器串行进位加法器。 优点：电路结构简单优点

28、：电路结构简单 缺点：运算速度慢，传输延迟时间长缺点：运算速度慢，传输延迟时间长 5.4.4 加法器加法器 超前进位加法器超前进位加法器 通过逻辑电路事先得出每一位全加器的进位输入信号，通过逻辑电路事先得出每一位全加器的进位输入信号， 无需从最低位开始向高位逐位传递进位信号，有效地提高无需从最低位开始向高位逐位传递进位信号，有效地提高 运算速度；采用这种结构形式的加法器称为运算速度；采用这种结构形式的加法器称为超前进位加法超前进位加法 器器，也称为，也称为快速进位加法器快速进位加法器。 全加器的和全加器的和 和进位和进位 的逻辑表达式的逻辑表达式: i S i C 1iiii SABC 1 (

29、) iiiiii CABAB C 定义两中间变量定义两中间变量 和和 : i G i P iii GAB iii PAB 2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器） iii BAG iii BAP进位生成项进位生成项进位传递条件进位传递条件 11 )( iiiiiiiii CPGCBABAC进位表达式进位表达式 10012301231232332333 233 100120121221222 122 10010110111 011 10000 1000 CPPPPGPPPGPPGPGCPGC CPS CPPPGPPGPGCPGC CPS CPPGPGCPGC CPS

30、 CPGC CPS 11 iiiiii CPCBAS和表达式和表达式 4位超前进位加位超前进位加 法器递推公式法器递推公式 S0 S1 S2 S3 C3 C0-1 A0 B0 A1 B1 A2 B2 A3 B3 =1 & & 1 P0 G0 P1 G1 P2 G2 P3 G3 1 1 =1 & & & & =1 & & & C0 C1 C2 1 & & =1 =1 =1 =1 & =1 & & 超前进位发生器超前进位发生器 5.4.4 加法器加法器 超前进位集成超前进位集成4位加法器位加法器74HC283 74HC283逻辑框图逻辑框图 74HC283引脚图引脚图 5.4.4 加法器加法器 超

31、前进位加法器超前进位加法器74HC283的应用的应用 用两片用两片74HC283构成一个构成一个8位二进制数加法器位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 5.4.4 加法器加法

32、器 例例. 用用74283构成将构成将8421BCD码转换为余码转换为余3码的码制转换电路码的码制转换电路 。 B1 B0 B3 B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 C O 0 8421码输入码输入 余余3 3码输出码输出 1 10 0 8421码码余余3码码 0000 0001 0010 0011 0100 0101 +0011 +0011 +0011 CO 作业：加法器作业：加法器 5-27 小测验小测验 超前进位加法器和串行进位加法器的区别超前进位加法器和串行进位加法器的区别 是什么？是什么？ 5.4.5 数值比较器数值比较器 数值比较器：对两个数值比

33、较器：对两个1位数字进行比较（位数字进行比较（A、B），以判断），以判断 其大小的逻辑电路。其大小的逻辑电路。 1位数值比较器位数值比较器 输入：两个输入：两个1位二进制数位二进制数A、B 输出：输出： )(BA Y )(BA Y )(BA Y =1，表示，表示A大于大于B =1，表示，表示A小于小于B =1，表示，表示A等于等于B BAABBAY BAY ABY BA BA BA )( )( )( 逻辑表达式：逻辑表达式： 5.4.5 数值比较器数值比较器 1位数值比较器逻辑表达式：位数值比较器逻辑表达式： 输输 入入输输 出出 A B )(BA Y )(BA Y )(BA Y 0 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 BAABBAY BAY ABY BA BA BA )( )( )( 表5.4.4-1 1位数值比较器真值表 B A 1 1 & & 1 FAB FA=B FAB 5.4.5 数值比较器数值比较器 多位数值比较器多位数值比较器 比较两个多位数的大小时，必须从高到低逐位进行比较两个多位数的大小时，必须从高到低逐位进行 比较，且只有在高位相等时，才需要比较低位。比较，且只有在高位相等时，才需要比较低