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精品文档实验4半加器的VHDL设计一、实验目标1. 设计电路系统的硬件框图，并用实体描述;2. 利用VHDL的逻辑表达式描述门电路；3. 利用VHDLL弋码完成半加器的设计。二、实验步骤1. 半加器的输入为 a和b。半加器的输出为和 so以及进位co。2. 根据半加器的输入和输出情况，可以写出半加器电路系统的硬件框图:3.根据硬件框图，可以定义各个输入和输出端口:端口名工作模式数据类型absoco4.根据端口的定义，可以写出半加器的实体:精品文档5.半加器的门电路为:777iib可以用VHDL逻辑表达式来描述门电路:so=co= 6.根据逻辑表达式，可以写出半加器的结构体:7.因此半加器的VHDL代码为:精品文档&把VHDL代码输入Quartusll中，保存文件，文件名要与实体名相同。9建立工程，工程名要与设计文件名相同。将设计文件设置为工程的顶层文件，把 设计文件加入到工程中。编译。10利用真值表进行时序仿真，并画出a、b、so、co的波形图，要标明时间刻度。a:b: so: co:

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