基带传输系统实验报告

1、数字基带传输系统实验名称:数字基带传输系统systemview仿真实验条件:systemview仿真软件破解版,电脑实验原则:力求条理清晰,结构分明,层次紧致,尽量将应有的模块打包放入子系统,方便以后的模块修改,每个模块对其余模块全部是透明的,定义每个模块的需要设置的参数,根据其余模块或者整个系统对参数进行修改,任何一个子系统的控制用时钟信号都必须从外面引入,方便系统的参数设计!对每一个关键的部位加上应有的注释!实验模块:信源子系统,CMI编码,CMI译码,位同步子系统,帧同步子系统,帧复用解调模块!实验模块简介: 信源子系统 : 将多路信号按帧的大小进行复用并加入控制帧,控制帧采用巴克码,方

2、便在解调时对巴克码的识别.本实验中采用的是三路信号的复用,其中一路为巴克码! CMI编码: 用可变分频器的实现方法：一般分频器是通过计数器完成，计数器的范围为0（N1），这里N为分频数。当计数器达到（N1）是地，对计数器进行复位，进入下一轮计数。通过改变N的大小，从而达到可变分频计数的目的。对于可变计数器的输出，输出占空比为50%的方波信号。这是通过判决电路实现的：当计数器计数小于N/2时输出为1，其它为0。 CMI译码:根据CMI码的特点,11与00表示1,用10表示0,这样可以用相邻的两位进行异或就可以得到原编码的的反码,然后取反就是!设计思路就是让相邻的两位异或就可以得到原来的数据! 位

3、同步子系统:位同步子系统是根据相位加减设计的,当同步信息和码元不同步时,可以根据码元与同步信息是否超前或者滞后来决定是采取打开扣除门还是附加门来增加或者减少相位,来达到同步!10分频 帧同步子系统: 本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器组成,而其余部分为同步电路保护部分. 基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号输出! 时分复用解调子系统:通过帧同步提取同步信息,并通过电路去除同步帧巴克码,然后再位同步信息作为时钟信号的前提下将两路数据信号分离开来,然后通过串并转换将信号转换

4、为并行信号并输出!实验模块详细设计介绍信源子系统电路设计思路帧信息设计详细图时钟信号通过4分频和8分频以及16分频以后形成控制信号，用信号来控制三个8位选择器的选择输出！三个波形如下图所示：可以看出反相之后就可以形成000 001 010 011 100 101 110 111的八个信号选择八位选择器选择输出，八路信号选通输出的周期为8*e-6HZ从而达到了串并转换的目的！选择时钟有时钟信号1的八位组成！所以八位选择器的时钟频率为1/32*e+6HZ！三路信号的输出，从输入的时钟信号是八路选择器选通八路信号的时钟，这样可以保证三选一电路每次选通到下一次选通都可以使八路选择器进入一个新的循环！如

5、上图产生的信号为10,11,00用来选通三路信号，时间刚好是上面加在八选一上面的八倍！当三路信号生成之后再经过一个八路选择器按相关方式选择输出三个信号中的一个，所需要的时钟频率必须为前面所产生的数据信号的长度，及控制时钟频率应该为1/32*e+6HZ！巴克码序列作为帧同步信号加到数据帧的最前面，用来做帧同步信号，本信源子系统中使用的巴克码是111001再在巴克码前面加一位保护码元0一起构成帧同步码元！在上述系统中使用的数据是自定义数据。输出波形如下所示两路数据的数据分别为11101010和10111100在三路信号通过并串转换合并成一路信号构造方式如下图所示波形如下所示从上图可以看出三路信号通

6、过帧复用已经合成了一帧信号，利于在信道上面的传输！CMI编码电路子系统设计思路电路图与计数与非键控选择或使用的编码用的时钟频率为500e+3HZ，而系统外面使用的频率为1e+6HZ，这样可以使输出一个1的时候在外部电路即可表示为11.0的时候就可以表示为00！码元1编码为11和00交替主要通过计数器来完成。，计数器的范围为01，。当计数器达到1时，对计数器进行复位，进入下一轮计数。而0的编码主要是通过键控来完成，0非之后就是取1，与一个step 函数进行监控调制可以编码为01.然后再通过或门输出！CMI编码模块:电路图如下所示:编码后的波形如下图所示：从上述波形中可以看出编码后的码元速率是编码

7、前码元速率的两倍，并且根据波形的对比，编码前后的波形编码正确！ CMI译码子系统译码原则是根据11&00-1；01-0，因此可以对相邻两位进行同或或者抑或之后取反。因此对一个信号进行延迟一个码元，与另外一个信号进行抽样，并且抽样的频率为马元速率的1/2，这样就可以得到相邻两位在两个不同的信道路上。译码设计原理图：译码设计的电路图：仿真之后的波形图如下所示：上图中第二个波形为信号通过信道之后得到的加性噪声之后的波形，第一个波形为信源子系统时分复用之后输出的波形，第三个波形为译码之后输出地波形，从仿真结果上面看，译码之后的波形除了在信号上面的延迟，码元是完全一致的，可以得出信号的传输实现了消除码间

8、串扰和噪声干扰之后的无差错传输！ 位同步子系统位同步电路由高稳定度振荡器（晶振），分频器，相位比较器和控制器组成其中控制器包括扣除门、附加门和或门高稳定度晶振产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列若接收码元的速率为f (波特），则要求位同步脉冲的频率也为f 赫兹这里晶振的频率设计在nf 赫兹，它经扣除门和或门并n 次分频后，就可得到频率为f 赫兹的位同步信号。 如果接收端晶振经n 次分频后，不能准确和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器

9、就送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a 路脉冲，这样分频器输出脉冲的相位就推后1/n 个周期；若分频器输出的位同步脉冲相位滞后于接收码元的相位，相位比较器就送出一滞后脉冲，加于附加门，使b 路输的一个脉冲通过或门, 插入在原a 路脉冲之间，使分频器的的输入添加了一个脉冲于是，分频器的输出相位就提前1/n 周期这样反复调整从而实现相位同步，最后得到本地位同步信号设计的电路图如下图所示模块30 是一个微分器，它将信源输入的数据流信号进行微分模块31 是一个全波整流器，它将负向脉冲变换为正相脉冲模块32、39、40、42 都是单稳态触发器，其脉宽是可以自行设定的，此处这4 个模块的

10、脉宽都被设定为110 7s可以对相位的补偿作出适当的调整！模块37、38、41、42为与门模块36、44、46 为非门模块47 为或门模块33、51、52 为用户自定义模块，这里用做单稳态模块的使能信号模块35 是脉冲信号源，这里用做本振信号，它的频率定义为5106Hz模块43 为分频器，此处定义的分频系数为10，分频比是和输入数据的波特率和本振频率有关的，它们应当满足前面数字锁相环中的要求。实验仿真波形图如下图所示从上叙波形可以看出位同步信号输出的频率为1e+6,满足外部电路的时钟频率的要求，该同步电路除了对输入信号进行同步之外，还可以作为解调，帧同步信号的时钟信号！帧同步子系统设计的思路原

11、理图如下所示：本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器。当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号输出。电路中同步保护器的作用是减小假同步和漏同步。设计电路图：无基带信号输入时，识别器没有输出（即输出为0），与门（63）关闭、与门（64）打开，单稳输出信号通过与门（64）后输入到3电路，3电路的输出信号使状态触发器置“0”，从而关闭与门（71），同步器无输出信号，此时Q的高电平把判决器的门限置为7、且关闭或门、打开与门（63），同步器处于捕捉态。只要识别器输出一个巴克码识别信号，

12、与门4就可以输出一个置零脉冲使24分频器置零，24分频器输出与GAL信号同频同相的的周期信号。识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门（84），输出帧同步信号，同时使判决器门限降为6、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号与单稳输出信号不同步，故与门（63）、与门（64）不输出假识别信号，从而使假识别信号不影响24电路的工作状态，与门（71）输出的仍是正确的帧同步信号。仿真波形如下图所示：从上图可以看出每24个码元，就输出一个单脉冲，又由于信号源信号每个帧都是有24个码元构成的，故帧同

13、步检测结果是完全正确的！，当每次电路的巴克码识别信号发生作用时就向保护电路部分发出一个信号，是输出端同时输出一个单脉冲波形！帧复用解调子系统在该子系统模块中，译码后的信号作为数据输入信号，位同步信号作为时钟信号，对帧复用进行解调，帧同步信号用来提取相关的每一个帧和每一个帧里面的数据，然后通过移位寄存器，将数据按照每八位将数据输出，然后经过串并转换就可以恢复出原始输入的两路信号！实验设计思路 需要引入的三路信号分别为位同步信号,帧同步信号,以及数据信号!,使用位同步信号作为时钟信号,进过单触发器之后,对原有的波形进行整流用作时钟信号,帧同步信号用于帧的定位,开始帧头在数据帧的起始位置,可以用一个

14、把位移位寄存器将从帧头开始的前八位数据输出,当前八位数据输出之后,帧同步信号通过D触发器一直保持,同时D触发器的使能端为0,所以D触发器一直不输出,当前八位数据输出之后,单脉冲产生一个上升沿,D触发器有效,是帧同步信号输出,得到的波形也因此向后移动八位指向第一路信号的第一个数据,然后将帧同步信号取反与数据进行AND,然后进入一个8移位寄存器,可已经第一路数据提取出来,同时帧同步信号进过另外一个D触发器,将信号保持,当第一路数据读取完毕之后,将D触发器置为有效,此时帧头相对于开始已经向后延迟了16个码元,此时帧头指向了第二路数据的第一个数据,然后将数据与此时的同步信号取反进行AND,就可以屏蔽掉

15、出第二路信号的其余所有信号,然后经过一个8位的移位寄存器就可以将信号输出.将输出的数据经过并串转换之后输出,就可以恢复输入的数据.巴克码(帧头) 第一路数据 第二路数据设计的解帧复用电路图如下所示该电路根据帧同步信号和位同步信号（时钟信号）通过对这两路信号变换之后，提取出巴克码，第一路数据，第二路数据，然后将第一路和第二路数据输出来，其每路数据的八位提取都是经过8位移位寄存器对每来的八位信号根据控制信号，对信号进行移位输出，然后通过串并转换电路将信号解调出来！仿真的波形图如下所示从上图可以看出每路信号的输出相对于原信号来说都是非常正确的，但是码元宽度被拓宽。所以可以得出该解码子系统在功能上面还

16、是相当的准确的！完整的系统完整的基带传输系统应该包括基带信号成型器，基带信号编码器，基带信号的调制，基带信号的解调，基带信号的译码，基带信号的还原！设计模块如下所示：本实验中设计的框架图设计的电路图如下所示由于系统采用的是模块化的设计思路，所以该系统看起来条理非常的清晰，不同模块之间是完全独立的两部分！相互之间也是完全透明的！每一个单独的模块都经过单独的测试然后再调整好参数之后接入整个系统的，所以设计中并没有出现很大的问题，这鬼根于良好的设计思路！下面给出仿真的波形图对比：输入信号第一路输入信号第二路加上巴克码合成之后的信号从上述可以看出帧复用之后，按照8位巴克码，8位第一路信号数据，8位第二

17、路信号数据的方式排列成一个帧，这样可以看出复用之后的信号是完全正确的！信道传输后被噪声干扰之后的信号可以看出波形和信源合成之后的波形很像，但是经过信道之后的经过噪声干扰之后，在信号上产生了很多毛刺，毛刺的大小与多少需要根据加性噪声的大小来决定！译码之后的波形从波形可以观察到译码之后的波形和信源输出地波形是完全一样的，所以该系统的解码十万却正确的，而且该解码方法对同步的要求几乎为0！经过时分复用解调之后的信号如下图所示第一路信号第二路信号可以观察到还原之后的信号与信号源输入的信号波形是完全一致的,除了在码元宽度上面的差距之外,其余完全一致,故该系统经过各个子系统之后输出是在正确的,故该系统仿真正

18、确!基带传输调试过程 从本课程设计的思路到最后完成共花费时间断断续续用了两周的时间,从中遇到的困难也是有很多很多,一开始由于对系统的理解错误,设计成一个调频,解调的系统,用的是频分复用,并没有考虑到帧的复用.开始的初步设计如下所示经调试之后,发现解复用输出的数据是正确的,即与编码后的数据1,2是一样的,但是到了译码之后,输出地数据就是错误的,但是,输出端对同步的要求太过于高,由于从经过信道之后,存在噪声的干扰,使得数据可能会出现一些高频分量而使解调时,位同步信息没有定位到帧头,所以到了译码时,就会出现译码完全错误或者译码出来的波形和原来的数据有很大的出入!在本调试过程中当去掉频分复用之后,数据

19、姨妈还是正确的,所以译码电路还是很正确的,只是驱动时间的要求很高,而造成译码错误!解决方法,设计不需要时钟信号的CMI译码电路,如下图所示这样的设计思路,对同步信号的要求为0 只要保证队才博得频率进行提取,然后按照载波1/2的频率去进行抽样就可以,这样就是保证了相邻的两位进行了异或,00|11-1 ;01-0;这样就可以避免同步所带来的一系列问题！在编码中遇到了编码电路的时钟设置的问题，由于开始的编码时钟设置为1e+6HZ使得编码后的频率变为系统设置的时钟的两倍，而使个模块之间不再兼容，造成了一码错误。后经改造，将编码时钟改为500e+3HZ即可解决不兼容的问题！ 后面在询问老师关于同步的问题

20、时老师给我指出了设计基带传输系统的问题，帧复用即时分复用的一种，所以上述方法都是错误的，不能使用频分复用来做帧复用，基于帧的格式是在一串行信号里面包含着帧信息，所以必须将多路数据通过调制调制到帧上面这里就需要用到时分复用，所以设计思路从整体上面变了，但是某些模块相应上还是可以用的，例如CMI编码模块，CMI译码模块，位同步模块，帧同步模块，而需要重新设计的是时分复用调制模块，时分复用解调模块。所以设计图变为如下所示当形成了这一个总体的思路之后，下面就是修改参数和重新设计模块，由于采用了此设计思路，又由于位同步信息在一个周期里面有着上升沿，所以起码元速率必须为系统频率的2倍，所以在位同步的设计中

21、，在输出端加了一个2分频，这是保证时钟的特点！在相位补偿中，遇到过可能同步不了的问题，由于在最初的同步设计中，晶振的频率5e+6HZ经过5分频之后，每次相位补偿的是2e+5HZ的相位.由于同步中相差的如果不是偶数倍相位差就可能永远无法同步，所以改进之后就是相位补偿降到1e+5HZ。这样同步的可能性更加大了，所以当一直不能同步的话，可以是每次相位补偿的额度更加的小，这样同步的精度就会更加的高！ 信源子系统的设计中八选一电路没有遇到什么问题，但是到了3选一电路中就遇到了问题，这就是产生的信号并不是按照00 ，01,10,11这样的顺序排列的，而是按照11,10,00这样的周期产生的，开始的解决思路

22、是在设计中把三选一电路的输出改过来，但后面发现了可以用更加好的方法，就是将信号八路选择器的时候输出端按号对座就是了，这样输出的数据的顺序就是我所想要的 ，如下面的截图所示 在CMI编码电路调试的时候遇到有时会出现莫名其妙的很窄的冲击信号，后面再检查时发现在键控时参数设置不对 选择延时被设置为了1e-6s下面给出的是正确的设置，延时为0，这样在每一次0信号来时就会在两信号中跳一次，与1的产生是刚好接上的，所以就不会产生那样的现象了！ 当将所有模块都接好后，进行系统仿真，发现仿真着之后的波形。最后解复用出来的波形与原来输入的波形从眼观上看是完全不一样的，输出波形开始是0后面就变为1.观察良久，改动了很多参数，结果波形就一直是0了.所以最终还是将参数有恢复到开始状态，最后发现结束时间好像太早了，遂延长了仿真时间，这样可以很明显的观察到解复用后的信号与开始输入的信号是完全一样的，只是在时间上有一个很大很大的延迟，相当于10个码元的宽度，所以在很窄的时间段上看不出来！ 本次试验中使用的元件大部分都是默认的设置，只有在特殊的情况下根据需求设置了相应的参数，例如延迟上啊，码元宽度上啊，脉宽高度啊，以及STEP函数的函数值的设置上。这些是影响到系统能否正常运行的关键！ 实验中最好不要用软件内部已经存在的器件