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文档简介

1、Verilog实验报告题目：分频器系部名称通信工程专业名称通信工程班级班内序号学生姓名时间2010.12.12一、实验要求：设计一个将 10MHz 时钟分频为 500KHz 的时钟，有复位端；二、实验内容：源文件module fenpin(clr,a,b); input a; input clr; output b; integer i=0; reg b;always (negedge clr or posedge a)if(!clr)beginb=0;i=0;endelsebegini=i+1;if(i=11)beginb=b;i=1;endend endmodule测试文件timescal

2、e 10n s/100psmodule fenpin_test;reg a;reg clr;wire b;fenpin u1(clr,a,b); initial begin$monitor($time,clr=%b,a=%b,b=%b,clr,a,b); clr=1b0;a=1b0;#5 clr=1b1; end always#5 a=a; en dmoduleA胚1r.m ij1 vLr r4|11 1 仃師廻Ld二仃州卿:Sf#0clr=0,a=0,b=0 5clr=1,a=1,b=010clr=1,a=0,b=0 15clr=1,a=1,b=0 20clr=1,a=0,b=0 25clr

3、=1,a=1,b=0 30clr=1,a=0,b=0 35clr=1,a=1,b=0 40clr=1,a=0,b=0 45clr=1,a=1,b=0 50clr=1,a=0,b=0 55clr=1,a=1,b=0 60clr=1,a=0,b=0 65clr=1,a=1,b=0 70clr=1,a=0,b=0 75clr=1,a=1,b=0 80clr=1,a=0,b=0 85clr=1,a=1,b=0 90clr=1,a=0,b=0 95clr=1,a=1,b=1 100clr=1,a=0,b=1 105clr=1,a=1,b=1 110clr=1,a=0,b=1 115clr=1,a=1,b=1 120clr=1,a=0,b=1 125clr=1,a=1,b=1 130clr=1,a=0,b=1 135clr=1,a=1,b=1三、实验心得：通过本实验，我更加熟悉了 Verilog 这门语言并能使用 ModelSim 软件，能 自己设计编写一些程序和其测试文件， 并将测试结果输出，

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