实验报告MSI组合电路的HDL设计

1、实验五 msi组合电路的hdl设计一、 实验目的：继续熟悉实验箱的使用；掌握用hdl语言设计msi组合电路的方法。二、 实验设备与元器件：1、数字电路与系统实验箱 1台2、计算机1台3、quartus ii 软件1套三、 实验任务：用hdl设计：3-8译码器、显示译码器、数据选择器。四、 实验要求：13-8译码器 a）8个输出在实验箱上用8个led发光二极管表示； b）3个输入连接实验箱上的3个按钮； c）附加一个片选使能端。2显示译码器 a）输入为四位bcd码； b）输出驱动一个七段共阴极数码管； c）附加一个片选使能端。3四选一数据选择器 a）四个数据输入端（d3,d2,d1,d0）和两个

2、数据选择输入端（a1,a0），一个数据输出端（y）； b）附加一个片选使能端。五、实验设计说明：1、38译码器1） 真值表如下： ena2a1a0 y7y6y5y4y3y2y1y00xxx1111111110001111111000111111101010111110110111111011110011101111101110111111101011111101101111111 2) 在quartus ii 软件上编写vhdl语言如下： library ieee;use ieee.std_logic_1164.all;entity fab5_1 isport(a2,a1,a0,en : in

3、 bit;y7,y6,y5,y4,y3,y2,y1,y0: out bit);end fab5_1;architecture a of fab5_1 issignal tin:bit_vector(2 downto 0);signal tout:bit_vector(7 downto 0);begintin=a2&a1&a0;process (tin,en)beginif en = 0 thentout=11111111;elseif tin=000 then tout=11111110;elsif tin=001 then tout=11111101;elsif tin=010 then t

4、out=11111011;elsif tin=011 thentout=11110111;elsif tin=100 then tout=11101111;elsif tin=101 thentout=11011111;elsif tin=110 thentout=10111111;elsif tin=111 thentout=01111111;end if;end if;y0=tout(0);y1=tout(1);y2=tout(2);y3=tout(3);y4=tout(4);y5=tout(5);y6=tout(6);y7=tout(7);end process;end a;3） 仿真图

5、如下：4） 设置引脚如下：5） 再编译一遍。6） 然后点击“programmer”进行下载到芯片检验。(选模式一)2、 显示器译码器1） 真值表如下：enabcdgfedcba 1x x x x1111111 0000001111110001000011000101011011001110011110100110011001011101101011011111000111000011110001111111100111001112) vhdl语言： library ieee;use ieee.std_logic_1164.all;entity fab5_2 isport(a1,b1,c1,d1

6、 : in bit;g,f,e,d,c,b,a: out bit);end fab5_2;architecture ab of fab5_2 issignal tin:bit_vector(3 downto 0);signal tout:bit_vector(6 downto 0);begintintouttouttouttouttouttouttouttouttouttouttout=0000000;end case;a=tout(0);b=tout(1);c=tout(2);d=tout(3);e=tout(4);f=tout(5);g=tout(6);end process;end ab

7、;3） 设置引脚如下： 4） 再编译一遍。5） 然后点击“programmer”进行下载到芯片上进行验证。（选模式二）3、 数据选择器1） 真值表如下： ena1a0y1xx0001d0001d1010d2011d32) vhdl语言如下： library ieee;use ieee.std_logic_1164.all;entity fab5_3 isport(en,a1,a0,d3,d2,d1,d0: in bit;y: out bit);end fab5_3;architecture a of fab5_3 issignal tin:bit_vector(1 downto 0);begintinyyyy=d3;end case;else y=0;end if;end process;end a;2） 仿真图如下： 4） 设置引脚如下； 5） 再编译一遍。6）然后点击“program