基于FPGA的16QAM调制解调电路设计毕业设计论文

1、毕业设计（论文）设计（论文）题目：基于 FPGA 的 16QAM 调制解调电路设计重庆邮电大学本科毕业设计（论文）摘要正交振幅调制（ QAM） 技术有着非常广泛的应用范围，不仅在移动通信领域应用，而且在 有线电视传输、数字视频广播卫星通信（ DVB-S） 等领域也都得到广泛应用。它在调制过程中 利用了相位和幅度两维空间资源，比只利用单一维度空间资源的PSK和 ASK 调制方式频谱利用率高，不仅如此， QAM 的星座点比 PSK 的星座点更分散，星座点之间的距离因此更大， 所以能提供更好的传输性能。 矚慫润厲钐瘗睞枥庑赖。本文在对 QAM 调制解调的基本原理、 调制端的基带成形理论研究的基础上，

2、 通过 Matlab 软件的 Simulink 仿真平台实现了 16QAM 调制解调系统的建立及实验验证。之后利用 Alera 公司的 Quartus II 软件加载 ModelSim 作为软件开发环境，设计并实现了 16QAM 调制解调系 统的串并转换、差分和星座映射、 DDS 和加法器等关键模块。关于载波信号发生器的设计， 本文釆取传统 DDS 采用的正弦查表来实现 DDS 中相位幅度的转换。 聞創沟燴鐺險爱氇谴净。本文主要研究了基于 FPGA 的 16QAM 调制与解调的实现。釆用 Verilog 硬件描述语言对 16QAM 调制解调系统中的关键模块进行描述， 完成了功能上的仿真验证，

3、通过对比验证了设 计的正确性，为下一步的硬件实现打下了很好的基础。说明了 QAM 调制和解调的原理， ，然 后对各系统组成模块分析与仿真之后提出基于 FPGA的16QAM 调制与解调的总体设计方案。 最后用 Verilog 语言编写程序完成了整个系统的仿真， 并对编好的程序其进行了编译调试。 首 先对 16QAM 调制解调总体进行了系统仿真；然后用 Verilog 语言在 Quartus II 软件平台下完 成了系统各功能模块的编写、功能与时序仿真和综合，最后把各模块组成的顶层原理图编译 成的程序下载到 EPMC20T100C5 芯片上，手动输入基带信号，经过芯片处理后，基带信号得 以有效恢复

4、。 残骛楼諍锩瀨濟溆塹籟。【关键词】 正交振幅调制 FPGA 调制解调 现场可编程逻辑门阵列重庆邮电大学本科毕业设计（论文）ABSTRACTQAM(Quadrature Amplitude Modulation) is a new modulation technique, because of the use of phase and amplitude two-dimensional space resources in the modulation process, it has a higher efficiency than PSK and ASK modulation witch

5、use only a single dimension of space resources. Moreover, the QAM constellation points of PSK constellation points more dispersed, the distance between the constellation points is therefore, so it is able to provide better transmission performance. With the rise of third generation mobile communicat

6、ion and the transmission capacity increases, M-ary quadrature amplitude modulation of MQAM (Multiple quadrature the Amplitude Modulation) will be more widely used. This paper studies the realization of FPGA-based 16QAM modulation and demodulation. Firstly, the principle of QAM modulation is presente

7、d, and the modeling of the 16QAM modulation&demodulation system is built with the SystemView software. 酽锕极額閉镇桧猪訣 锥。Then, by way of analyzing system composition modules and partial simulation, the design of the l6QAM modulation system based on FPGA is put forwards. Finally the whole system simulation

8、 is realized with Verilog, And programmed to compile debug. In this paper, the principle and design method of carrier recovery, quadrature coherent demodulator, FIR low pass filter and sampling and decision are detailedly introduced.彈 贸摄尔霁毙攬砖卤庑。Firstly, The system of 16QAM is simulated with SystemVi

9、ew. Then, each functional module is implemented with Verilog HDL on the Quartus II sofiware flat, and the function&timing simulation and the synthesis are finished. Finally, the program compiled from the top schematic diagram is downloaded to the EP2C35F672C6N chip and when manually entered the base

10、band signal, the signal can be effectively recovered謀. 荞抟箧飆鐸怼类蒋薔。【Key words】 Quadrature amplitude modulation FPGA modulation demodulation field programmable logic gate array 厦礴恳蹒骈時盡继價骚。II重庆邮电大学本科毕业设计（论文）目录前 言 - 1 -第一章 概 述 - 3 -第一节 课题研究背景及意义 - 3 -第二节 QAM 技术现状与发展 - 3 -第三节 本文内容和结构 - 5 -第四节 本章小结 - 5 -第二

11、章 QAM 调制解调整体设计 - 6 -第一节 16QAM 调制的方法和原理 - 6 -第二节 16QAM 解调方法和原理 - 8 -第三节 本章小结 - 9 -第三章 QAM 调制器分模块设计 - 10 -第一节 FPGA 概述 - 10 -第二节 串/并转换模块 - 12 -第三节 DDS 载波和线性加法器模块 - 14 -第四节 差分编码和星座映射模块 - 22 -第五节 时钟分频模块 - 25 -第六节 本章小结 - 27 -第四章 QAM 解调器分模块设计 - 28 -第一节 解调器顶层模块设计 - 28 -第三节 DDS 载波恢复模块设计 - 33 -第四节 乘法器模块设计 - 3

12、7 -第四节 低通滤波器模块设计 - 38 -第五节 采样判决模块设计 - 39 -第六节 电平转换模块设计 - 41 -第七节 本章小结 - 41 -第五章 调制解调系统的仿真 - 42 -第一节 仿真参数设置 - 42 -第二节 仿真结果 - 42 -一、16QAM 调制器的仿真结果 - 42 -二、16QAM 解制器的仿真结果 - 46 -第三节 仿真结果分析 - 50 -第五节 本章小结 - 50 -III重庆邮电大学本科毕业设计（论文）结 论 - 52 -致 谢 - 53 -参考文献 - 54 -附 录 - 55 -一、英文原文 - 55 -二、英文翻译 - 62 -三、源程序 -

13、68 -四、其他 - 74 -IV重庆邮电大学本科毕业设计（论文）在许多领域现场可编程门阵列（ FPGA）芯片都有广泛的应用，尤其是在数字通信 领域当中， FPGA 极强的实时性和并行处理能力能够完成对信号的实时处理。传统的 观点通常认为在大规模的数字系统开发中应用 FPGA 功耗过大且过于昂贵，一般用来 创建原型比较好。现在， DSP在成本和功耗上都己经被 FPGA 超越了。例如 Xilinx 公 司的 Spartan-3A DSP系列， 它移入了高端 Virtex 5 系列的 DSP性能，而卖价最高才 20 美分。而 TI 公司的 C64X 系列和 AD 公司的 Blackfm 系列处理器

14、，其价格一般都 在 5? 30 美分之间。从根本上讲 DSP 只是适合于串行算法，通常多处理器系统是非常 昂贵的， 而且也仅仅只适合粗粒度的并行运算 ;但是 FPGA 可以在片内实现细粒度从 而完 成高度并行的运算。 DSP和 FPGA两者各有所长，实现时，一般都是配合使用， 通常是利用 FPGA的可重配置和高并行度作 FIR、FFT等的协处理器，而用 DSP 作主 处理器。 茕桢广鳓鯡选块网羈泪。新的趋势己经表明，再与主流 DSP的竞争当中， FPGA 已经能够不用受到价格的 约束。此外，FPGA拥有比 DSP更加强大的计算能力。 例如，20美分的 Spartan-3 ADSP 性能可高达每

15、秒 200 亿条乘法累加操作（ GMACs）, 同样单价 30 美分的 600MHz C64x DSP,其每秒的累加操作仅仅是 25 亿条，前者在性能上比 后者高了一个数量级。数字 通信系统中有许多关键技术，如软件无线电、 CDMA 技术、多用户检 测等技术都需 要依靠髙性能、高速的并行处理器来实现。随着近些年来这些应用 的日益多样化， FPGA 已经演变成了构件内核，而不再是传统意义上的一块独立芯片。现在，已经可 以把 FPGA 和 DSP 核集成在一起，FPGA 芯片在一些具体方 面的应用也随之得到了极 大地推动，如用于基带调制解调、实现语音合成、系统 控制以及纠错编码等功能；用 来实现定

16、时的恢复、基带调制解调功能、频率控制和自动增益、脉冲整形、符号检测 和匹配滤波器等。特别是应用在调制解调器中，需要大量的复杂数学运算，同时对调 制解调器的重量、功耗和大小都特别关注， 这就对 FPGA 提出了更高的要求，随着 FPGA 速度的提高调制解调器的速度也不断提高。 FPGA在数字通信领域的应用， 极大 地推动了 SOC 的发展，同时也让现代 通信系统的性能得到了大大的改善。对于当今 的数字通信设备，一片 FPGA 就己经具备了系统级的处理能力。比如，在现在的第三 代无线通信中，单片 FPGA 不仅能完成信道和信源方面的物理层处理操作，同时还能 对高层信令进行处理和控制，而对信令的操作

17、则更多是通过 FPGA 当中内嵌的软核 CPU和硬核 CPU 来完成的。随着无线通信的带宽更多的向 CDMA 等标准进行转移， 以及高速数据传送网络对 XDSL 的要求越来越高，基于内嵌 CPU/DSP 的 FPGA SOC 将有更为广阔的应用发展前途。今后高速 DSP 应用技术必将是以系统芯片为核心，而重庆邮电大学本科毕业设计（论文）且信息处理速度将突破每秒十亿次乘加运算，所以唯有 FPGA 芯片才能担当此重任 基于 FPGA 的嵌入式系统不仅具有单片机嵌入式系统和其他微处理器所不具备的技术 特性及优点，而且可以通过利用并行算法操作使其具备更高速的数字信号处理能力， 从而为系统实时性的实现提

18、供了更为有力的支持。 鹅娅尽損鹌惨歷茏鴛賴。重庆邮电大学本科毕业设计（论文）第一章 概 述第一节 课题研究背景及意义现代社会移动用户数量的不断增加， 传统通信系统的容量越来越不能满足通信的要 求而可用频带资源有限， 同时不能靠无限增加频道数目来解决系统容量问题。 此外语音、 图像、音乐等信源直接转换而得到的电信号频谱比较低，其频谱特点是低通频谱，有些 包括直流分量也有些可能不包含，其最高频率和最低频率的比值一般都比较大，比如语 音信号的频谱范围大概为三百到三千赫兹，这种信号被称为基带信号。为了使基带信号 能够在频带信道上进行传输，比如无线信道， 同时也为了能够同时传输多路基带信号， 就需要采用

19、调制和解调的技术。调制解调研究的主要内容包括：调制的原理、解调的原 理、已调信号的产生方法、解调的实现方法等。调制是指为了适应倍道传输的要求，把 基带信号的频谱搬移到一定的频带范围。对基带信号进行调制的目的主要有：进行频率 分配、减少噪声和干扰的影响、实现多路复用和克服设备的限制等。 籟丛妈羥为贍偾蛏练淨。第二节 QAM 技术现状与发展以前的通信系统为模拟通信系统， 所以调制技术是由模拟信号的调制与解调技术最 初开始发展的。后来数字通信系统得到了迅速的发展，随之而来的是数字调制技术的广 泛应用和迅速发展。随着现在日益增多的各种通信系统数量，为了更好的充分利用紧张 的频谱资源，广大通信科研工作者

20、致力于研究频谱利用率更高的新型数字调制方式，而 且原 CCITT （ 国际电报电话咨询委员会） 也一直在促进并鼓励开发新奇的频谱使用技术， 为使各种通信系统能够有效的进行通信，原 CCITT 科学地将频段分别分配给各个通信 系统，因而许多科研院所，用户个体和通信公司都在通过开发先进的调制技术用以提高 频谱利用率提高频谱利用率是人们设计和规划通信系统的关注焦点之一， 同时也是提高 通信系统容量的重要措施。频谱利用率越高，就要求已调信号所占的带宽要越窄。在数 字调制系统中的频谱利用率主要是指传输的效率问题。如果系统的频带利用率高，就表 明通信系统具有较高的传输效率，反之传输效率就低。从上面对频谱利

21、用率的定义可以 发现，要使得通信系统的频谱利用率有所提高主要可以两种途径：一是通过提高该调制 系统的传信率即信息传输速率，二是降低己调信号所占用的频带宽度。 預頌圣鉉儐歲龈讶骅籴。振幅和相位联合调制技术作为本课题的研究对象， 就是一种近些年来获得了飞速发重庆邮电大学本科毕业设计（论文）展的调制技术，该技术就具有极高的信息传输速。正交幅度调制是一种振幅与相位相结 合的高阶调制方式，具有较高的频带利用率和较好的功率利用率，现如今已在中、大容 量数字微波通信系统、卫星通信等领域中得到广泛运用。随着第三代移动通信系统的日 趋成熟，频谱利用率较高的 QPSK 及 QAM 调制解调方式都会得到更多的采用。

22、尤其是 多进制 QAM （16QAM ），由于其频带利用率高，在通信业务日益增多使得频带利用率 成为主要矛盾的情况下，正交幅度调制方式是一种比较好的选择。除了要解决提高语音 服务质量问题， 第三代移动通信系统更要解决如何在有限频带资源中提供多媒体综合业 务的问题。所以，在选择调制方案时，第三代移动通信系统考虑的就不能只是抗干扰性 能，频带利用率与灵活性应该予以更多考虑。低容量、低速率的语音服务能被传统的调 制方案所适用，但高容量、高速率的多媒体业务却难以满足。而正交振幅调制 QAM 具 有高频谱利用率，能根据信号传输环境与信号源的不同自适应地调整调制速率等优点， 因此可以有效缓解可用频带紧张的

23、情况及实现多速率的多媒体综合业务传输。 渗釤呛俨匀谔 鱉调硯錦。传统数字调制方式下， 通常单码元携带 l bit 的信息，但 QAM 调制信号的幅度和相 位均携带信息，随着 16QAM 中M 的增大，调制信号所携带的信息量也相应增加，例 如 16QAM 中一个码元携带 4bit 的信息， 64QAM 中一个码元携带 6bit 的信息， 由此可 知，16QAM 中一个码元携带 N bit（ 2N M ）的信息，这极大地提高了信道频谱利用率。 因此，在通信传输领域， QAM 调制方式得到了广泛的应用。而且， QAM 得到了广泛 应用还有一个重要原因，那即是 QAM 码间距比 MASK ，MPSK

24、的要大，所以在提高 频带利用率基础上，误码率更小。 铙誅卧泻噦圣骋贶頂廡。QAM 并不是一种新的调制方式， QAM 在有线通信系统中的应用早在 10 多年前就 已经开始了，但直到最近几年，它在无线信道中的应用才开始兴起，在数字电视这样 的宽带通信系统中 QAM 应用较多，但在无线窄带通信系统中的应用还非常少。研究 QAM 调制的文章很多， 可多数是讨论如何应用于数字电视系统的文章， 而且这些文章 研究的重点集中在解调中的载波提取部分，对 QAM 调制解调的整个系统进行完整的 论述的文章很少。在实现方法及过程中，多数文章内容以软件仿真为主，而且大多文 章只实现系统的某个模块，介绍用 FPGA 硬

25、件实现的文章更是寥寥无几。 擁締凤袜备訊顎轮 烂蔷。而如今，无线宽带数字通信的“软件无线电”设计方案越来越受到工程师们的青 睐。所谓软件无线电，即在一个开放的、标准化的、模块化的通用硬件平台上，通信 功能由软件完成。由于代码具有灵活性，开放性的特点，软件无线电系统的实现也具 有高度的灵活性，开放性。调制解调器作为软件无线电技术研究的核心内容之一，如 何实现调制解调器的软件化是实现软件无线电通用性、开放性的关键环节。多数传统 的数字调制解调是利用专门的调制解调芯片实现的，固化的硬件极大限制了设计的灵重庆邮电大学本科毕业设计（论文）活性。本文在 FPGA 这一软件无线电平台上采用 verilog

26、语言的方式实现 16QAM 调制 解调，灵活性好。 贓熱俣阃歲匱阊邺镓騷。第三节 本文内容和结构近些年，对数字 QAM 调制解调研究的相关文献比较多。数字 QAM 调制解调技术 自提出至今虽然己经得到长足的发展，但研究的重心往往偏于 QAM 调制解调的各种 模块的算法实现。关于如何运用这些模块搭建一个完整的 QAM 调制解调系统，并使 其满足设计性能的要求，目前相关的研究方法并不是很多。另外无线信道的复杂度对 QAM 解调也提出了严峻的挑战。 所以，研究 QAM 调制解调技术及其 FPGA 实现有着 及其重要的现实意义。 坛摶乡囂忏蒌鍥铃氈淚。本课题主要将对 QAM 调制解调技术进行研究，在深

27、入研究理论的基础上完 成调 制解调系统中关键模块的设计实现。 本文主要讨论了 16QAM 调制解调器中载波恢复、 正交相干解调、要求在一片 FPGA 芯片上实现，工作量较大，具有一定难度。利用 Quartus II 软件搭建了 16QAM 调制解调系统，是系统算法的快速实验平台，对整个系统有着 举足轻重的作用。载波恢复采用 DDS 实现，既简单又快速。采样判决采用门限设计来 实现。 蜡變黲癟報伥铉锚鈰赘。第四节 本章小结第一章介绍了课题背景、意义、 QAM 技术发展概要及应用现状和论文内容。 第二章分析了 16QAM 调制解调的整体设计， 16QAM 顶层模块原理和程序实现。 第三章分析了 1

28、6QAM 调制的原理与设计， 16QAM 发送端各个模块的程序实现。 第四章分析了 16QAM 解调的原理与设计， 16QAM 接收端各个模块的程序实现。 第五章给出了各个分模块在 Quartus II 软件平台上的仿真结果和调制、解调系统整 体调试。第六章总结了本文的主要内容和创新点，指明了下一步的研究方向。重庆邮电大学本科毕业设计(论文)第二章 QAM 调制解调整体设计引言：正交幅度调制 16QAM 是一种振幅和相位的联合键控。在多进制联合 键控体制中，相位键控的带宽和功率占用方面都具有优势，即带宽占用小和比特 信噪比要求低。 因此 MPSK 和 MDPSK 体制为人们所喜用。但是，在 M

29、PSK 体制 中，随着 M 的增大，相邻相位的距离逐渐减小，使噪声容限随之减小，误码率难 于保证。为了改善在 M 大时的噪声容限， 发展出了 QAM 体制。在 QAM 体制中， 信号的振幅和相位作为两个独立的参量同时受到调制 1 。本章介绍了 16QAM 调 制解调的原理， 对原理及性能进行了数学分析， 揭示了 16QAM 体制的优势所在， 并用 SystemView 软件对整个系统进行行为级的仿真，为之后的 FPGA 实现提供 了理论依据和可行性验证。 買鲷鴯譖昙膚遙闫撷凄。第一节 16QAM 调制的方法和原理16QAM 调制信号可以表示为：um(t) Re( Amc jAms)g(t)ej

30、2 ft，(m 1,2,., M ,0 t T)Amc g (t )cos 2 ft Amsg(t)sin 2 ft, (2.1) 式中 Amc和 Ams是电平值，这些电平值是通过将 2比特序列映射为二进制 4 电平振 幅而获得的， g (t )为信号脉冲， f 是正交载波频率， M 为进制数， 16QAM 调制中 M 为 16 。在调制过程中，作为调制信号的输入四路数据两两结合， 分别进入两个 电平转换器，转换成两路 4电平数据，两路 4电平数据 Amc和 Ams分别被载波 cos2 ft 和 sin2 ft 调制，然后相减，即可得到 16QAM 信 号。 綾镝鯛駕櫬鹕踪韦辚糴。例如一个 1

31、6 位正交幅度调制信号的星座图如图 2.1所示，该星座图是通过用 16QAM 中 M 4PAM 的信号对每个正交载波进行振幅调制再将两路幅值映射到 x，y 轴得到的，星座点数为 4 4 16 。驅踬髏彦浃绥譎饴憂锦。图 2.1 M=16 的 QAM 信号星座图 同时 16QAM 调制信号还可以这样表示：重庆邮电大学本科毕业设计(论文)um(t) Re Vm ej m g( t) je2 ft (m 1, 2,., M ,0 t T ) (2.2) Vm g(t)cos(2 ft m),上式中 Vm Amc Ams ， m tan (Ams / Amc) ，由此可以看出， QAM 调制信号可以

32、看成是幅度和相位的联合调制。如果 M 2k ，那么 QAM 方法就可以达到以符号 速率 RB /k 同时发送 k log2M 个二进制数据。对于 16QAM ，系统能同时发送 4 个串行二进制数据。图 2.2 给出了 QAM 调制器的框图。 猫虿驢绘燈鮒诛髅貺庑。二进制数据平衡调制器平衡调制器QAM 信 号将(2-1)式变形，令图 2.2 QAM 调制器框图um(t) um1(t)f1(t) um2(t) f2(t)(2.3)其中f1(t)2/ g g (t ) cos(2 ft )f2(t)2/ g g(t)sin(2 ft)um um1,um2Amc g/ 2,Ams g/2(2.4)脉冲

33、信号 g(t) 的能量为g ，由此可得任意两个信号间的欧氏距离是：d (e)min |um un |重庆邮电大学本科毕业设计(论文)g( Amc Anc)2 (Ams Ans)2/ 2(2.5)当信号幅值取(2 m 1 M )d,m 1, 2,., M 时，两点 间欧氏距离最小，为 ： d(e)min d 2 g 。第二节 16QAM 解调方法和原理解调实质上是调制的逆过程，在理想情况下， 16QAM 信号的频带利用率为 log 2 M (b / s / Hz) ，目前，对 QAM 信号的解调方法很多， 其主要方法有以下三种： 模拟相干解调、数字相干解调、全数字解调。 锹籁饗迳琐筆襖鸥娅薔。本

34、文采用数字相干解调法对 QAM 进行解调，原理如图 2.1.3 所示：图 2.3 QAM 解调器框图 在接收端接收到的调制信号分别和两路相互正交的载波信号相乘，化简之后 相同信号的表达式为：I (t) Y (t) cos wt(Am coswt Bm sinwt ) cowst111AmAmcos 2wt222Bm si n 2wt(2.6)正交信号表达式为：Q(t) Y(t)sin wt(Am coswt Bm sinwt ) siwnt211Bmcos 2wt +22Am si n 2wt(2.7)其中 Am Amcg(t)， Bm Amsg(t)，Y(t) Am cos wt Bm si

35、n wt ，w 2 f ，经过w 2 f ，经过解调得到同相与正交两路相互独立的多电平基带信号，然后把多重庆邮电大学本科毕业设计（论文）电平基带信号经过低通滤波器滤去高频载波之后得到直流分量为Am/2和 Bm/2，再进行采样判决、 L-2 值电平转换和并 /串转换还原出基带信号。此处 L 4 时为 16QAM 相干解调。 構氽頑黉碩饨荠龈话骛。第三节 本章小结本章对 QAM 调制解调相关的基础理论进行了研究，分别给出了调制端和解 调端的原理图。在调制端，基带脉冲成形原理是一个及其重要的部分，这里对与 模块设计相关的基带成形作了说明。在解调端，对解调理论当中的基本原理作了 阐述。本章通过对 QA

36、M 调制解调相关理论的重点阐述， 为后面进一步研究 QAM 调制解调的仿真和 FPGA 实现都打下了很好的基础。 輒峄陽檉簖疖網儂號泶。重庆邮电大学本科毕业设计（论文）第三章 QAM 调制器分模块设计通常，一个电子系统有多个不同的功能模块构成，但总有一个模块将所有模 块连接起来，完成整个电子系统的协同工作，这个模块就是顶层模块。由顶层向 底层逐层展开设计，各功能模块的内部结构逐级得到深化和细化。 尧侧閆繭絳闕绚勵蜆 贅。第一节 FPGA 概述接收端采取这种“自顶向下” （ Topdown）的设计方法从系统级设计入手， 在顶层进行功能方框图的划分和结构设计；在方框图一级进行仿真、纠错，并用 硬件

37、描述语言对高层次的系统行为进行描述；在功能一级进行验证，然后用逻辑 综合优化工具生成具体的门级逻辑电路的网表 10。因为硬件描述语言可以比较抽 象的层次上描述设计的结构和内部特征，而对系统进行行为描述的目的是在系统 设计的初始阶段， 通过对系统行为描述的仿真来发现系统设计中存在的问题。 识饒 鎂錕缢灩筧嚌俨淒。逻辑综合功能将高层次的系统行为设计自动翻译成门级逻辑的电路描述，做 到了设计与工艺的独立。软件设计工作主要采用 Altera 公司的 Quartus II 9.0 软 件进行自顶向下的设计和 Verilog 语言进行行为级描述设计， Quartus II 9.0 是美 国 Altera

38、公司自行设计的一种 CAE 软件工具，方便利用 EDA 方式设计 ASIC 芯 片，支持嵌入式系统的开发、 DSP Builder、SOPC开发、 Signal Tap 逻辑分析仪、 LogicLock 优化技术等， 是一个有力的开发工具。 Verilog 是一种以文本形式来描 述数字系统硬件结构和行为的语言，可以从上层到下层逐层描述设计思想，用一 系列分层次的模块表示复杂的数字系统，并逐层进行仿真验证，把具体的模块组 合由综合工具转换成门级网表，最后利用布局布线工具把网表转化为具体电路结 构11。本次设计中接收端的数字信号处理是建立在有符号数的运算上进行的。有 符号数与无符号数的对应关系为：

39、一个 8 比特数系统可以产生 256种不同的组合 （0至 255），其中前 128种组合（ 0至 127）表示正数，而后 128种组合（ 128至 255）表示负数。无符号数的 0至 255对应于有符号数的 -1至-128 和 0至+127。 假设 0至 255按顺时针方向组成一圆周，则正数应从 0向顺时针的方向数，而负 数应从 0 向逆时针的方向数。因此，对一个正数的二进制码取反加 1 则得到相应 负数的二进制码。正数的最高位均为 0 而负数的最高位均为 13。如表 3-1 所示。- 10 -重庆邮电大学本科毕业设计（论文）凍鈹鋨劳臘锴痫婦胫籴。表 3-1 无符号数与有符号数的对应关系无符号

40、数二进制码16 进制码有符号数00000 000000010000 000101+120000 001002+21270111 11117F+1271281000 000080-1281291000 000181-1272541111 1110FE-22551111 1111FF-1顶层模块源代码/系统时钟/复位/使能信号/1bit 信号输入/16QAM 信号输出/I 路对应的量化值/Q 路对应的量化值/顶层模块 module top(clk, rst, en, data_in, data_out, DA TA_I, DA TA_Q);input clk,rst,en; input data_

41、in;output signed17:0 data_out; output signed 3:0 DA TA_I,DATA_Q;wire clk_dds;wire clk_100;wire clk_400;wire 3:0 data1; wire 3:0 data2; clk clkqam(/DDS 块的输入时钟/100kbs/25kbs.clk_sys(clk),.rst(rst),.clk_dds(clk_dds),- 11 -重庆邮电大学本科毕业设计（论文）.clk_100(clk_100),.clk_400(clk_400);shift shiftqam(.clk_in(clk_100

42、), .clk_out(clk_dds), .data_in(data_in), .rst(rst), .en(en), .data_out(data1) );diff diffqam(.clk(clk_dds), .rst(rst), .data_in(data1), .data_out_i(DA TA_I), .data_out_q(DA TA_Q), .data(data2);add addqam (.clk_dds(clk_dds),.rst(rst),.en(en), .data(data2), .dataout(data_out) );Endmodule第二节 串/并转换模块1bi

43、t 的数据送过来后，通过串并变换，将输入的第一个数据同它后面的三个 数据同时输出，形成 4bit 的并行信号。 恥諤銪灭萦欢煬鞏鹜錦。串/并转换模块有五个输入端口和一个输出端口。 系统首先将输入的第一个数 据同它后面的三个数据同时输出，然后形成 4bit 的并行信号输出。 鯊腎鑰诎褳鉀沩懼 統庫。实际运行中各路信号经串并转换之后，并行输出的每一路码元传输速率降为 了原来的四分之一，这也正是实际运应中所要求的。和假设不同的是每一路输出 信号前边都多了一个 0 码元单位，这是由于延迟模块所造成的。当然它们在这里- 12 -重庆邮电大学本科毕业设计（论文）硕癘鄴颃诌攆同时被延迟了一个单元，但对后面各

44、种性能的研究是不会造成影响的檸攜驤蔹。串/并转换模块源代码/写入信号的时钟 /输出信号的时钟 /输入信号/ 输出信号/串/并转换模块module shift (clk_in, clk_out, data_in, data_out, rst,en);input clk_in,clk_out,rst,en; input data_in;output reg 3:0 data_out;reg 3:0 dout;always (posedge clk_in or posedge rst) beginif(rst)begin dout=0;endelsebeginif(en) begindout=dou

45、t2:0,data_in;endelsedout=dout;end end always (posedge clk_out or posedge rst) beginif(rst) data_out=0;else data_outsine.mif 即可生 成 sine.mif 的数据文件， 再参照 *.mif 文件的头尾格式， 添加图 3.2 所示的头和尾。 阌擻輳嬪諫迁择楨秘騖。图 3.2 mif 数据文件头尾格式DDS 是现代信号处理中一项关键的的数字化技术， DDS 是直接数字频率合成 的缩写，相比传统的频率合成器 DDS 具有低成本， 低功耗，高分辨率和转换时间 快等特点，广泛应用在电

46、信与电子仪器领域，是实现设备全数字化的一个关键技 术。 氬嚕躑竄贸恳彈瀘颔澩。一块DDS一般包括频率控制寄存器， 高速相位累加器和正弦计算器三个部分，频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据 dds 频率控制码在每个时钟周期内进行相位累加， 得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度 （芯片一般通过查表得到） 。DDS芯片输出的一般是数字化的正弦波， 才能得到一个可用的模拟频率信号。因此还需经过高速 D/A 转换器和低通滤波器 釷鹆資贏車贖孙滅獅赘。DDS 有如下优点：- 14 -重庆邮电大学本科毕业设计(论文)1、频率分辨率高，输出频

47、点多，可达 2 的 N 次方个频点 (N 为相位累加器位 数)；2、频率切换速度快，可达 us 量级；3、频率切换时相位连续；4、可以输出宽带正交信号；5、输出相位噪声低，对参考频率源的相位噪声有改善作用；6、可以产生任意波形；7、全数字化实现，便于集成，体积小，重量轻。 在各行各业的测试应用中，信号源扮演着极为重要的作用。但信号源具有许 多不同的类型，不同类型的信号源在功能和特性上各不相同，分别适用于许多不 同的应用。目前，最常见的信号源类型包括任意波形发生器，函数发生器， RF 信号源，以及基本的模拟输出模块。 信号源中采用 DDS 技术在当前的测试测量行 业已经逐渐称为一种主流的做法。

48、怂阐譜鯪迳導嘯畫長凉。典型的 DDS 函数发生器：一个完整周期的函数波形被存储在上面所示的存储 器查找表中。 相位累加器跟踪输出函数的电流相位。 为了输出一个非常低的频率， 采样样本之间的差相位 ()将非常小。例如，一个很慢的正弦波可能将有 1 度的 相位。则波形的 0 号采样样本采得 0 度时刻的正弦波的幅度，而波形的 1号采 样将采得 1 度时刻的正弦波的幅度，依次类推。经过 360 次采样后，将输出正弦 曲线的全部 360 度，或者确切地说是一个周期。一个较快的正弦波可能会有 10 度的相位。于是，36 次采样就会输出正弦波的一个周期。 如果采样率保持恒定， 上述较慢的正弦波的频率将比较

49、快的正弦波慢 10 倍。进一步说， 一个恒定的 相 位必将导致一个恒定正弦波频率的输出。但是， DDS 技术允许通过一个频率表迅 速地改变信号的 相位。函数发生器能够指定一个频率表，该表包括由波形频率 和持续时间信息组成的各个段。函数发生器按顺序产生每个定义的频率段。通过 生成一个频率表，可以构建复杂的频率扫描信号和频率跳变信号。 DDS 允许函数 发生器的相位从一级到另一级连续变化。矢量信号发生器提供高灵活度和强大的 解决方案，可用于科学研究，通信，消费电子，宇航 /国防，半导体测试以及一些 新兴领域，如软件无线电，无线电频率识别 ( RFID)，以及无线传感网络等。有些 公司还提供许多其他

50、利用 DAC 来产生模拟信号的模拟输出产品。模拟输出板的 基本架构是， 将一个小型的 FIFO 存储器连接到一个 DAC 上。绝大部分的模拟输 出板被用来产生静态电压，而且许多可以被用来产生低频波形。 谚辞調担鈧谄动禪泻類。根据 FPGA实际情况和 DDS 原理，我们决定不用额外的芯片来产生载波， 而 直接利用 FPGA 本身的资源来实现，从 FPGA 芯片资料上可以看到，芯片内部有 165888bit的 ram存储器，如果我们利用这些存储器将 dds的数据存到芯片中，在- 15 -重庆邮电大学本科毕业设计（论文）设置好地址，那将可以实现专门 dds 芯片的功能，同时还能节约成本，而且数据 在

51、内部生成，也便于我们对其进行处理，同时 FPGA 本身有其独特的优势，使得 我们产生载波有了比利用芯片更大的自由度和灵活度，这给设计人员带来了极大 的方便。由于我们所需要的载波为 1M ，系统的时钟频率为 50M，rom 中的数据 最多为 64 位，为了产生 1M 的载波分析如下： 嘰觐詿缧铴嗫偽純铪锩。如果将 dds的 64 个数据完全取出使用，则一个周期需要取 64此数据，而时 钟频率为 50M 所以这样产生的载波频率为 50/60M，不足我们所需要的，这时我 们可以通过一些处理如锁相环等等让其变成 1M 的频率，但是这样无疑是增加了 设计的负担而且浪费资源，为了最大程度上的节约成本和设计

52、时间，我们可以采 取在 rom 中只取 50 个数据的办法，也就是一个周期取五十个数据，这样在工作 频率为 50M 的情况下输出的载波频率正好为 50/50=1，正好是我们所需要的波形。 为了产生正交的第二个波形将第一个波形的地址稍微做下改动即可实现相位偏移 90 度。 熒绐譏钲鏌觶鷹緇機库。编写 DDS 主程序，设置两个 ROM，一个存放 sin 波形，一个存放 cos波形。 同时将相位累加器位宽设成 16位，即 N 16 ，频率字 K位宽范围为 0到 16位， 频率字随着 CLK 累加，即每个系统频率上升沿， 频率字都会在相位累加器中累加 一次。在 DDS模块中，采用系统时钟 10Mhz,

53、由公式 fo K fc /2 可知：但取频 率字为 K=32b11001100110011001100110011001f,c =10MHZ, N=32 时，可得到输 出的正余弦波的频率为 1MHz 。对每一次的频率字累加值，即相位累加器累加结 果截取高 8 位输出作为地址以查表的方法输出两路正交正弦波的二进制电平值。由公式 f0 fcK / 2 N可知频率字越大， 输出正弦载波频率越高，分辨率越低；频率鶼渍螻偉阅劍鲰腎邏蘞。字越小，输出正弦载波频率越低，分辨率越高 图 3.3 为正弦内存单元的原理图。图 3.3 DDS 正弦内存单元对 DDS 模块进行编译仿真，进行功能仿真得仿真图 3.4-

54、 16 -重庆邮电大学本科毕业设计（论文）图 3.4 DDS 仿真波形由图 3.3.4可以看出 DDS 模块在系统时钟为 10M的情况下很好地输出了频率 为 1M ，相位差为 90 的正交载波。 纣忧蔣氳頑莶驅藥悯骛。信号。 颖刍莖蛺饽亿顿裊赔泷。两个 PAM信号分别调制同相和正交载波，每一个调制器有 4 种可能的输出， 经线性加法器合并产生 16QAMDDS 和加法器模块源代码/DDS 和加法器模块module add(clk_dds, rst,/输入信号时钟en,data,/16QAM 信号/cos 值/sin 值/ DDS 频率字dataout,);input rst,en,clk_dds;input 3:0 data;output signed17:0 dataout;reg signed16:0 csignal,ssignal;wire signed 15:0 cosine;wire signed 15:0 sine;wire 31:0 addra;assign addra=b11001100110011001100110011001;assign dataout= csignal16,csi