数电课程设计简单加减运算电路的设计

1、沈阳工程学院沈阳工程学院课 程 设 计设计题设计题目：目： 简单简单加加/减运算减运算电电路路 系系 别别 自控系自控系 班班级级 测测控本控本 091 学生姓名学生姓名 学号学号 指指导导教教师师 职职称称 讲师讲师 起止日期：起止日期： 2011 年年 8 月月 29 日起日起至至 2011 年年 9 月月 4 日止日止简单加/减运算电路ii沈沈 阳阳 工工 程程 学学 院院课程设计任务书课程设计任务书课课程程设计题设计题目：目： 简单简单加加/减运算减运算电电路路系 别 自控系 班级 测控本 091 学生姓名 学号 指导教师 职称 讲师 课程设计进行地点： b222 任 务 下 达 时

2、间： 2011 年 8 月 29 日起止日期：2011 年 8 月 29 日起至 2011 年 9 月 4 日止 教研室主任 2011 年 8 月 29 日批准简单加/减运算电路的设计简单加/减运算电路iii1 简单加/减运算电路1.1 设计目的（1）掌握 1 位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉 quartusii 的仿真方法。1.2 基本要求（1）实现二进制数的加/减法；（2）设计加数寄存器 a 和被加数寄存器 b 单元；（3）实现 4bit 二进制码加法的 bcd 调整；（4）根据输入的 4bitbcd 编码自动判断是加数还是被加数。1.3 发挥部分（1）拓展 2 位

3、十进制数；（2）mc 存储运算中间值；（3）结果存储队列；（4）其他。2 设计过程及论文的基本要求2.1 设计过程的基本要求：（1）基本部分必须完成，发挥部分可以在已给的范围或自己寻找资料的范围内任选；（2）符合要求的设计报告一份，其中包括逻辑电路图、实际接线图各一份；（3）设计题目必须仿真通过，设计过程的资料草稿上交；（4）成绩的组成：考勤、每天任务的完成工作量、答辩情况、报告；2.2 课程设计论文的基本要求：（1）蓝黑色或黑色钢笔或碳素笔书写，不允许用圆珠笔。项目齐全、字迹工整，有条件的可以打印。（2）装订顺序：封面、任务书、成绩评定表、中文摘要、关键词、目录、正文（正文的具体要求按老师讲

4、课要求） 、总结及致谢、参考文献、附录（逻辑电路图与实际接线图） 。3 时间进度安排顺序阶段日期计划 完成 内容备注12011.8.29讲解主要设计内容，学生根据任务书做出原始框图打分22011.8.30检查框图及初步原理图完成情况，讲解及纠正错误打分32011.8.31检查逻辑图并指出错误及纠正；讲解接线图绘制及报告书写打分42011.9.1继续修正逻辑图，指导接线图绘制方法，布置答辩打分52011.9.2答辩、写报告打分简单加/减运算电路iv沈沈 阳阳 工工 程程 学学 院院 数字电子技术数字电子技术 课程设计成绩评定表课程设计成绩评定表系（部）：系（部）： 自控系自控系 班级：班级： 测

5、控本测控本 091091 班班 学生姓名：学生姓名： 指指 导导 教教 师师 评评 审审 意意 见见评价内容具 体 要 求权重评 分加权分调研论证能独立查阅文献,收集资料；能制定课程设计方案和日程安排。0.15432工作能力态度工作态度认真，遵守纪律，出勤情况是否良好，能够独立完成设计工作。0.25432工作量按期圆满完成规定的设计任务，工作量饱满，难度适宜。0.25432说明书的 质量说明书立论正确，论述充分，结论严谨合理，文字通顺，技术用语准确，符号统一，编号齐全，图表完备，书写工整规范。0.55432 指导教师评审成绩指导教师评审成绩（加权分合计乘以（加权分合计乘以 1212） 分分加权

6、分合计加权分合计指指 导导 教教 师师 签签 名：名： 年年 月月 日日评评 阅阅 教教 师师 评评 审审 意意 见见评价内容具 体 要 求权重评 分加权分查阅文献查阅文献有一定广泛性；有综合归纳资料的能力。0.25432工作量工作量饱满，难度适中。0.55432说明书的质量说明书立论正确，论述充分，结论严谨合理，文字通顺，技术用语准确，符号统一，编号齐全，图表完备，书写工整规范。0.35432评阅教师评审成绩评阅教师评审成绩（加权分合计乘以（加权分合计乘以 8 8） 分分加权分合计加权分合计评评 阅阅 教教 师师 签签 名：名： 年年 月月 日日简单加/减运算电路v课课 程程 设设 计计 总

7、总 评评 成成 绩绩 分分中文摘要中文摘要数字电子技术的迅速发展，为人们的文化、物质生活提供了优越的条件，空调、电子计算机等，都是典型的技术应用实例。计算机的普及，为大学生提供很好的学习平台。经过对数字电子技术基础一学期的学习，掌握了一些理论上的知识。而课程设计正好帮我们好好的整理和实践了这些知识。从古至今，算术是人们生活当中所不可缺少的部分。计算时间、比较大小、经营生意等等。加/减运算虽然简单，但是是所有计算的基础，我们应当对它充分认识和掌握。随着现代科学技术的发展，计算机也随着出现并发展得越来越快。虽然如此，算术运算仍是数字系统的基本功能，更是计算机中不可缺少的组成单元。通过实验可以更加了

8、解并掌握二进制数的算术运算，对实现加法运算和减法运算的逻辑电路也掌握得非常好。设计简单加减法运算电路图时，必须考虑到是否进位的问题。所以，在逻辑电路图中必须应用全加器，或者更高的要求。加/减法运算电路，表面上看起来很简单。可如果深入研究之后，会发现许多奥妙无穷的东西，让我们获益匪浅。譬如说怎么巧妙地利用异或门实现数据的原码和反码之间的转换，以及当被减数小于减数时该怎样处理他的减法等等一系列的问题。 这些方方面面的问题都是我们在设计过程中自己去发现并给予解决，为以后在工作中崭露头角打好基础。有一句好说得非常好：凡事从简单做起。所以加/减运算虽然简单，但是更应该精益求精！关键词关键词 加数、被加数

9、寄存器单元（74374） ，加法运算电路（74283） ，减法运算电路（74283） ，运算结果整合电路，bcd 转换电路简单加/减运算电路vi目录目录课程设计任务书课程设计任务书 .iiii数字电子技术数字电子技术 课程设计成绩评定表课程设计成绩评定表 .iviv中文摘要中文摘要 .v v1 1 设计任务描述设计任务描述 .1 11.1 设计题目：简单加/减运算电路.11.2 设计要求：.11.2.1 设计目的： .11.2.2 基本要求： .12 2 设计思路设计思路 .2 23 3 设计方框图设计方框图 .3 34 4 各部分电路设计及调试各部分电路设计及调试 .4 44.1 简单加/减

10、运算电路各模块电路设计及调试 .44.1.1 数值输入电路设计及调试 .44.1.2 加数寄存器 a 单元的设计与调试 .54.1.3 被加数寄存器 b 单元设计 .64.1.4 加法运算电路 .74.1.5 减法运算电路 .84.1.6 加/减法运算整合电路 .114.1.7 加/减法运算结果整合电路 .114.1.8bcd 码转换电路 .135 5 简单加简单加/ /减运算电路过程分析减运算电路过程分析 .16165.1 简单加/减运算电路的总电路图.165.2 电路图的工作过程分析.165.2.1 输入电路的工作过程分析 .165.2.2 寄存器 a, b 单元的工作过程分析 .175.

11、2.3 加减运算整合电路的工作过程分析 .185.2.4 bcd 转换电路的工作过程分析 .196 6 元器件清单元器件清单 .21217 7 主要元器件介绍主要元器件介绍 .2222小结小结 .2626致谢致谢 .2727参考文献参考文献 .2828简单加/减运算电路vii附录附录 a a 简单加简单加/ /减运算总电路减运算总电路 .2929简单加/减运算电路11 设计任务描述设计任务描述1.1 设计题目：设计题目：简单加简单加/减运算电路减运算电路1.2 设计要求：设计要求：1.2.1 设计目的：设计目的：（1）掌握 1 位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉 quar

12、tusii 的仿真方法。1.2.2 基本要求：基本要求：（1）实现二进制数的加/减法；（2）设计加数寄存器 a 和被加数寄存器 b 单元；（3）实现 4bit 二进制码加法的 bcd 调整；（4）根据输入的 4bitbcd 编码自动判断是加数还是被加数。简单加/减运算电路22 设计思路设计思路设计思路：众所周知，一个完整的加/减法运算电路由加数(减数)、被加数(被减数)、和(差)构成。所以，我们设计的简单加/减运算电路也应由类似的结构组成。以加法为例，由于用软件编程计算加法异于人为计算。所以，根据设计要求，其逻辑电路图应包含数值输入部分、加数寄存器单元、被加数寄存器单元、加法运算电路、结果输出

13、电路、bcd 转换电路。首先是数值输入电路，我想设计一个只有一个输入端的电路，这样既简单又简明，所以，我想用一个数据选择器实现这个目的，目前常用的数据选择器有 74151，它有三个地址输入端，和八个数据输入端口。由于我们需要设计的是一位十进制数的加/减法，转换成二进制后，就是两个四位二进制数相加/减。恰好需要八位二进制数，74151 就可以满足这个要求。再结合计数器和移位寄存器就能达到同步输出目的。加数寄存器单元：寄存器的种类也有很多，四位、八位都可以利用。经过讨论，我们各自选出自己比较喜欢用的寄存器，我选的寄存器是 74374，因为它的结构比较简单，使用方便。它是八位寄存器，而我们只需要四位

14、，所以其它四位需要悬空处理即可。被加数寄存器单元：与加数寄存器单元类似，由于在数值输入部分，数值是同步输出地，所以只需要保持与加数寄存器单元的时钟同步就可以了。加法运算电路：仔细阅读教材之后，我们了解到做加法只需一个器件74283，将需要运算的数输入后，就能输出结果。减法运算电路：减法运算比加法运算复杂，因为它涉及到负数问题，所以必须考虑到符号位。如果结果是负数的话，必须把它转换成原码。这就需要两片 74283 和异或门才能实现。结果输出整合电路：由于加法运算只需要一片 74283，而减法运算则需要两片。所以需要对它们的运算结果进行整合。经过讨论，可以用几个二输入与门和二输入或门来解决。bcd

15、 码转换电路：由于在整个过程中，都是以二进制的形式运算。所以，结果出来以后也是二进制的形式，必须把它转换成与十进制数相关的 bcd 码，然后再输出最后结果。总之，整个电路由各个部分构成，只要各个模块都设计好了，就可以完成整个设计。简单加/减运算电路33 设计方框图设计方框图数值输入逻辑电路寄存器 a 单元寄存器 b 单元加法运算电路减法运算电路bcd 转换电路简单加/减运算电路44 各部分电路设计及各部分电路设计及调试调试4.14.1 简单加简单加/ /减运算电路各模块电路设计减运算电路各模块电路设计及调试及调试4.1.14.1.1 数值输入电路设计及调试数值输入电路设计及调试我们的数值输入模

16、块设计如图 4.1.1 所示：图 4.1.1-1 数值输入电路我们的数据输入端采用 74151 数据选择器，74161 计数器和 74164 移位寄存器相互组合而成的。74151 是一个 8 输入的数据选择器，我们用来作为数据的输入端口，当我们将要进行计算的数据输入到 74151 数据选择器的时候，我们通过利用 74161 做成的 8 进制计数器将数据逐一的输入到 74164 二输入移位寄存器中，接下来数据就进入下一个单元进行相应的运算。简单加/减运算电路5数值输入模块的参数设置及仿真结果如下：图 4.1.1-2 数值输入电路仿真结果时钟 cp1，cp2 设置如图所示:图 4.1.1-3 时钟

17、 cp1、cp2 的设置输入的数据 a1、a2、a3、a3、a4、b1、b2、b3、b4 为 01111111。从图中可以看出当经过 8 个时钟周期后输出的结果 a5、a6、a7、a8、b5、b6、b7、b8 为01111111，如图中荧光部分所示 ，经测试后显示的结果满足我们的输入部分的设计目的说明输入端模块调试成功。4.1.24.1.2 加数寄存器加数寄存器 a a 单元的设计与调试单元的设计与调试在运算电路做加、减运算之前，必须先对输入的加数或被加数进行存储。可以用来存储数值的寄存器有很多种。在我的电路图中，我采用的寄存器是 74374。该寄存简单加/减运算电路6器一共可以寄存八位二进制

18、数，但我组的设计题目只需四位即可，故其它端口悬空处理，且不影响结果，证明如下：图 4.1.2 寄存器 74374 的使用输入的脉冲如下：仿真结果如下：根据结果可知，这种使用方法是正确的。此寄存器对脉冲时钟上升沿敏感。4.1.34.1.3 被加数寄存器被加数寄存器 b b 单元设计单元设计 由于被加数和加数都是一个类型的数据，它们必须同时输入加法运算电路（减法简单加/减运算电路7运算电路）中，所以 a、b 单元的脉冲时钟必须一致，其它的差不多，故介绍从略。在逻辑电路图中的应用如下： 图 4.1.3 寄存器 a（上） 、b（下）单元由于电路图是由每个模块组成，为了更好的解释设计过程，所以报告中的各

19、个模块电路图与最后的总电路图有一些变化，后面的模块电路图都是如此。4.1.44.1.4 加法运算电路加法运算电路数值从寄存器输出以后，就进入加法器中。如果只进行两个数简单的加法，直接用一片 74283 就能实现。在 74283 加法器中，cin 端口既可以接高电平，又可以接低电平。接高电平就在运算结果的基础上加 1，接低电平就在运算的结果上加 0。输入端口中， a1 与 b1 相加， a2 与 b2 相加，其它依次类推。输出端口中， cout 是进位端。结构如下：图 4.1.4-1 加法器 74283 的简单应用由于 cin 端口的双重作用，所以我可以将其设计成为加法运算和减法运算的控制端。当

20、给其低电平的时候，就做加法运算（结果加 0） ；当给其高电平的时候，就做减法运算（原因后面介绍） 。为了将加法和减法运算电路整合到一起，经过讨论，我们可以在 b 类输入端口前加异或门。取异或门的一端作为控制信号，当这一端输入0 的时候，异或门输出的结果就和另一端的相同。当控制信号端输入 1 时，异或门的简单加/减运算电路8输出就和另一端的输入相反。利用异或门这个特性，可以将其一个输入端与 cin 相连，作为控制信号。需要做加法时，控制信号是低电平，不影响加法运算结果的输出。设计如下：图 4.1.4-2 加法运算电路该 4 位加法器的仿真结果如下：图 4.1.4-3 加法运算的测验根据仿真结果说

21、明该器件能实现的功能与我们设想的相同，即我们的这一部分模块调试成功。4.1.54.1.5 减法运算电路减法运算电路根据二进制数的算术运算方法可知，减法运算的原理是将减法运算变成加法运算进行的。前面提到的 74283 加法运算器既能实现加法运算，又可以通过改进实现减法运算，从而可以简化逻辑电路结构。简单加/减运算电路9若 n 位二进制的原码为，则与它相对应的 2 的补码为：原补= 2 原补码与反码的关系式：补= 反+ 1设两个数 a、b 想减，利用前面两式可得： = + 补 2= + 反+ 1 2此式表明，a 减 b 可由 a 加 b 的补码并减完成。2 在此设计实验中，需要的是四位减法运算，故

22、可通过 74283 完成。根据提示，我们需要的是一个数加上另一个数的反码加 1。在 b 类输入端口前加非门就能实现一个数的求反，把 74283 的 cin 端口输入高电平就能实现结果加 1。加法器相加的结果为： + 反+ 1其逻辑电路图如下：图 4.1.5-1 4 位减法运算逻辑图(上)由于，相加结果与相减只能由加法器进位输出信号完成。2= 24= (10000)2当进位输出信号为 1 时，它与的差为 0；当进位输出信号为 0 时，它与的差值为221，同时还应发出借位信号。因此，只要将进位信号取反即实现了减的运算，取反2后的输出为 1 时需要借位，故其结果也可当作借位信号。当借位信号为 1 时

23、，表示差值为负数；当借位信号为 0 时，差值为正数。假设 a、b 两数想减，由于 a-b0 的运算结果是 a-b0 的运算结果的绝对值的补码。要使差值以原码形式输出，则需要对减法运算的结果进行转换。根据前面可知，将补码再求补得原码。减法运算的完整电路图如下：简单加/减运算电路10图 4.1.5-2 4 位减法运算逻辑图（下）图中，a1、a2、a3、a4 接低电平。减法运算所得的差值输入到异或门的一个输入端，而另一端输入端由借位信号控制。当借位信号为 1 时，sum4sum1 取反，并与 cin=1 相加，实现求补运算；当借位信号为 0 时，sum4sum1 不取反，加法器也不实现加 1 运算，

24、维持原码。所以，为了区分正数与负数，设计总的逻辑电路时在借位信号处接一个输出表示符号位（结果为 1 则为正，反之为负） ，后面介绍。差值为正数的仿真结果如下所示：图 4.1.5-3 差值为正的运算结果差值为负数的仿真结果如下：图 4.1.5-4 差值为负的运算结果简单加/减运算电路114.1.64.1.6 加加/ /减法运算整合电路减法运算整合电路加法运算与减法运算完成后，需要将它们进行整理，融入到一个逻辑电路图中。同样是利用异或门的特性，在 74283 的输入端的合适端口接入几个异或门就能达到要求。其逻辑电路图如下：图 4.1.6 加/减法运算电路 图中， ctrl 的作用是控制加法与减法，

25、当其为低电平的时候就运算加法；是高电平的时候就运算减法。第一片 74283 输出的是加法运算的结果，接入另外的电路中与减法运算的结果相整合后，再输入 bcd 转换电路中；第二片 74283 输出的是减法运算的结果，与加法运算输出电路相整合后一起输入 bcd 转换电路中。为了区分减法结果是正数还是负数，所以需在非门后面加一个输出，但是做加法的时候符号位一定是低电平。为了满足要求，可以在非门后做一个分支接入与门的一个端口，与门的另一端口接 ctrl。这样，当我需要做加法的时候， ctrl 是 0，0 与任何数相与后，结果都是零，故符号位 f 的输出结果是低电平；当需要做减法的时候， ctrl 是

26、1，如果借位信号是 0（不需借位，结果为正数） ，则相与后符号位 f 是低电平，反之则是高电平。由于这个模块有两个输出端，故其测验与运算结果整合电路放一起。4.1.74.1.7 加加/ /减法运算结果整合电路减法运算结果整合电路 这一模块的逻辑电路图如下：简单加/减运算电路12图 4.1.7-1 加/减法运算结果整合电路当加法运算电路和减法运算电路的设计分别完成以后，为了使运算结果在一个电路图的输出端口输出，以完成整个电路图的设计，必须将它们的运算结果也整合起来。由于控制加法和减法是由一个单独的输入 ctrl 完成，所以可以从它入手。当我需要做加法的时候，需要实现的最终目的是使代表加法运算结果

27、的二进制数经过一系列电路后，在不改变结果的情况下，输入到 bcd 转换电路中；同理，减法亦如此。以加法为例:在 ctrl 输入端后面可以接一个非门，则经非门输出后为高电平 1，根据与门的特性：1 与任何数相与，结果都是这个数；如果将与门的一个输入端接“加法运算结果” ，另一个输入端接在非门后；那么，经与门输出的数就是加法运算的和。所以，一共需要 5 个与门。由于 74283 的功能就是做加法，所以必须考虑到第二片74283 的输出结果产生的影响。要解决这个问题，只需在第二片 74283 的每个输出端口后面接一个与门，与门的另一个输入端口接低电平 0，得到低电平也很容易，只需在 ctrl 后的非

28、门后面再接一个非门。这样，我做加法的时候，下面的减法输出端的结果都是 0；当切换为做减法的时候， ctrl 为高电平 1，上面的加法输出端的结果都是 0。但是最终的输出结果只有一个，所以将加法输出端和减法输出端同时接入同一个或门，一共需要 5 个或门。其功能是：加法运算结果和 0 相或以后，或门输出的结果还是加法运算的结果；同理，也能实现减法的运算。为了衔接，所以调试的时候需要与上面模块的电路图融合。输出加法运算结果的仿真如下：简单加/减运算电路13图 4.1.7-2 加法运算结果的输出输出减法运算结果的测验如下：图 4.1.7-3 减法运算结果的输出（负数） 经校验，此模块电路设计符合要求。

29、4.1.8bcd4.1.8bcd 码转换电路码转换电路bcd 转换电路如下：简单加/减运算电路14图 4.1.8-1 bcd 码转换电路根据设计要求，最后的输出结果应该是 bcd 码。与 bcd 码有直接关系的是十进制数，但是整个逻辑电路运行的都是二进制码。所以这个模块的功能是将二进制码转换成 bcd 码，然后输出，完成整个电路图的设计。对于这部分模块的设计，我们主要使用型号为 8fadd 的加法器来实现 bcd 的转换。8fadd 的功能与 74283 的功能类似，区别在于 8fadd 实现的是 8 位二进制数相加，74283 实现的是 4 位二进制数相加。首先就是要了解用二进制码表示的十进

30、制数转换成用 bcd 码来表示十进制数的转换关系。对于十进制数而言，从 0 到 9 的二进制码与 bcd 码是相同的。在此设计题目中，超过 9 以后的数，即从 1010 到 10010 之间的二进制数转换为 bcd 码时，就需要在原来的二进制数上加 0110，这样就可以实现与二进制相对应的十进制数用bcd 码来表示了。知道转换原理后，接下来就是如何实现的问题了。前面模块输出的二进制数是 5位的二进制数，所以我们设从高位到低位的输出分别是 a5、a4、a3、a2、a1。接下来分析，从 00000 到 01001 的二进制码转换为 bcd 码表示时就不需要加 0110 ，而从 01010 到 10

31、010 之间的二进制码就需要加 0110。 所以根据这两组数的特点能分析出什么情况才加 0110。首先，当 a4 为 1 的时候，不论 a4、a3、a2、a1 是什么，都需要加 0110；当 a4 为 0 的时候，那么，接下来就要看 a4 的情况，如果 a4 为0，那么不论 a3、a2、a1 是什么都不需要加 0110；当 a4 为 1 时，则 a3、a2 至少有一个是 1，否则不加 0110。综上所述，加 0110 的条件是：a3 与 a2 相或后的结果和 a4 相与，输出的结果再和 a5 相或，若此结果输出为 1，则需要加,0110，否则加0000。所以，连接电路图的方法是：将 a1、a2

32、、a3、a4、a5 分别与 8fadd 的a1、a2、a3、a4、a5 相连接，然后使用与门和或门实现判断是否加 0110 的条件，简单加/减运算电路15并将输出的结果接到 b2 、b3 上，这样我们就实现了 bcd 码的转换。下面是 bcd 转换电路的仿真结果：图 4.1.8-2 bcd 转换电路的测验 根据仿真结果显示，我们设计的转换电路是正确的。简单加/减运算电路165 5 简单加简单加/ /减运算电路过程分析减运算电路过程分析5.15.1 简单加简单加/ /减运算电路的总电路图减运算电路的总电路图图 5.1.1 简单加/减运算电路总电路图5.25.2 电路图的工作过程分析电路图的工作过

33、程分析本次设计的电路是简单加/减法运算电路，该电路可以实现 0 到 9 之间的简单的加减法运算，下面是该电路的各个部分的工作过程分析.简单加/减运算电路175.2.15.2.1 输入电路的工作过程分析输入电路的工作过程分析首先我们将要进行运算的 0 到 9 之间的，需要做加减法运算的任意两位二进制数据，同时输入到型号为 74151 的数据选择器之中，例如，将要送给 a 寄存器的a4、a3、a2、a1 分别赋值为 1000，将要送给 b 寄存器的 b4、b3、b2、b1 分别赋值为1001，实际上就是在进行二进制 8 与 9 的加减法运算。用 74161 实现 8 进制计数功能，这样做是为了让数

34、据选择器有时间规律的将里面的数据逐一的输出，在后面使用了74164 移位寄存器来接收从 74151 数据选择器输出出来的数据。只需要将 74161 的时钟与 74164 的时钟频率设置相同就可以了，这样只要经过 8 个时钟周期后就可以将数据从数据选择器中全部转移到移位寄存器里面。仿真结果如下：图 5.2.1 输入电路的工作过程分析接下来就应该分别把数据存入寄存器 a ，b 单元了。5.2.25.2.2 寄存器寄存器 a,a, b b 单元的工作过程分析单元的工作过程分析这部分设计的特色就是将要进行加/减运算的数据从移位寄存器里可以同时分别输入到寄存器 a、b 单元中去，而不是通过让寄存器 a、

35、b 的时钟不同来分别让 a 、b 寄存器得到数据。就是说可以将寄存器 a、b 的时钟设置相同，因为要存入a、b 寄存器的是移位寄存器的时钟经过 8 个周期后的数据。所以 a、b 的 cp 时钟简单加/减运算电路18设置为移位寄存器的 16 倍就可以将我们需要的数据分别存入寄存器 a、 b 了。同时把寄存器 a 、b 的始能端接入与其 cp 时钟相反的时钟 cpl 。寄存器 a 中得到的数据仿真结果如下：图 5.2.2-1 寄存器 a 获得的数据寄存器 b 中得到的数据仿真结果如下：图 5.2.2-2 寄存器 b 获得的数据接下来数据又要进入下一个环节，即整个电路的核心环节加减运算单元。5.2.

36、35.2.3 加减运算整合电路的工作过程分析加减运算整合电路的工作过程分析这部分模块是整个电路的核心所在，该模块可以实现二进制数据的加/减法运算并得到我们想要看到的结果，该模块的主要由型号为 74283 的全加器、异或门、与门、非门等逻辑门共同组合构成。在输入的时候还有一个加、减控制器通过给高/低电平信号就可以自动的实现加法或减法运算功能。简单加/减运算电路19当从寄存器中得到数据的同时该模块就自动的将数据进行加/减运算并将运算后的结果输出.该模块加法运算的仿真结果如下：图 5.2.3-1 加法运算结果该模块减法运算的仿真结果如下：图 5.2.3-2 减法运算结果因为图中 a4 和 b4 分别

37、为加数和被加数的最高位，所以为了方便看出结果的正确与否。在仿真的时候分别将加数 a 与加数 b 中的高位放在最上边，图中 fhao 为符号位当其是“0”时代表正数是“1”时代表负数。图中 hiqi 代表控制器，当其置“0”时代表进行加法运算；当其置“1”时代表进行减法运算。简单加/减运算电路205.2.45.2.4 bcdbcd 转换电路的工作过程分析转换电路的工作过程分析运算结束后，我们需要将数据用 bcd 码来表示。所以在运算器的后面要接入一个 bcd 码转换器模块 。模块已在前面的 bcd 设计思路中详细说明，下面是经 bcd转换电路的后的仿真结果：图 5.2.4-1 bcd 转换结果由

38、此可见该电路成功的实现了 bcd 码的转换，即完成了整体的过程分析。整体电路仿真如下，结果由两个截图组成：简单加/减运算电路21图 5.4.2-2 总电路图仿真结果6 6 元器件清单元器件清单序号元器件名称型号数量1数据选择器741511 片2计数器741611 片3移位寄存器741641 片4寄存器743742 片5四位加法器742832 片6八位加法器8fadd1 片7非门not4 个8二输入与门and212 个9二输入或门or27 个10异或门xor8 个简单加/减运算电路227 7 主要元器件介绍主要元器件介绍7.1 数据选择器 741517.1.1 引脚图7.1.2 功能表表 7.1

39、.2 74hc151 的功能表输 入输 出使能选 择 210 hlll l l ll l hl h ll hd0 0d1 1d2 2简单加/减运算电路23llllll h hh l lh l hh h lh h hd3 3d4 4d5 5d6 6d7 77.2 计数器 741617.2.1 引脚图7.2.2 功能表表 7.2.2 74lvc161 的功能表(基于教材)输入输出清零预置使能cep cet时钟cp预置数据输入3 2 1 03 2 1 0进位tclhhhhlhhh l lh h 32 1 0 l l l l 3210保持保持计数l#l#7.3 移位寄存器 741647.3.1 引脚图

40、简单加/减运算电路247.3.2 功能表表 7.3.2 74164 的功能表7.4 寄存器 743747.4.1 引脚图7.4.2 功能表表 7.4.2 74374 的功能表简单加/减运算电路257.5 四位加法器 742837.5.1 引脚图7.5.2 功能表表 7.5.2 74283 的功能表简单加/减运算电路26小结小结我们这次数字电子技术基础课程设计的内容是简单加/减运算电路，刚开始拿到这个题目的时候，自己很高兴，因为感觉这个题目并不难。通过老师的讲解，我们了解了这个电路图的基本结构，然后各个击破。可是当我们去做的时候才发现并不是那么简单。首先最大的问题就是知识的缺乏，不能信手拈来。由于平时考试的内容和课程设计需要完成的内容的重点不一样。所以做课设的时候还得去研究新的东西，再加上时间比较短，我们没有充分的准备，更显得心浮气躁。在设计前期的时候，我组进度比较慢。查资料也遇到了困难，没有找到现成的逻辑电路图。