VHDL八位数码管频率计课程设计

1、一、课程设计要求设计一个8位数码管显示的频率计（频率分辨率为 1Hz）。二、总体结构框图图1总体结构框图数码管显示三、课程设计原理在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、 测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的 方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以 及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内 测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频 法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制

2、电路实现， 并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机1s内输入信号周期的个数，其测频范围为0Hz-99999999Hz=四、器件的选择1、装有Quartusll软件的计算机一台2、芯片：本实验板中为EP芯片3、EDA实验箱一个。4、下载接口是数字芯片的下载接口 （ JTAG主要用于FPGA芯片的数据下载5、时钟源。五、功能模块和信号仿真图以及源程序(1) 系统时钟分频及控制的功能模块图及其源程序j 7t5TCTLY/arizhennr am “ .L .； fJupng蓝hung1 iJCLKKC

3、FT_ENfi.丁1 clOcl 灯 -i i彳P ji.ibu1aLOADi i5 list?L . i in stL41 * -ruff ZI1“图2功能模块图作用：将试验箱上的50MHZ的晶振分频，输出CLOCKS数码管提供1kHz的动态 扫描频率。CNT_EF输出为0.05s的信号，对频率计中的32位十进制计数器CNT10 的ENA使能端进行同步控制，当TSTEN高电平时允许计数，低电平时停止计数， 并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD勺上跳沿将计数器在前一秒的计数值锁存进锁存器REG32中，并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示

4、稳定，不会由于周期性的清零 信号而不断闪烁。锁存信号后，必须有一个清零信号RST_CN对计数器进行清零， 为下一秒的计数操作做准备。该模块的信号仿真图如下：图3仿真波形图源程序如下：-分频library ieee;use ieee.std_logic_1164.all;en tity fdivwa ngzhe ng isport(clkO:in std_logic;-输入系统时钟clk1:out std_logic;-输出 1hz 时钟信号 clk2:out std_logic);-输出显示扫描时钟信号 end fdivwa ngzhe ng;architecture a of fdivwa

5、ngzhe ng isbeginp1:process(clk0)variable cnt:integer range 0 to 49999999; - 分频系数为 24999999 variable ff:std_logic;beginif clk0event and clk0=1 then if cnt49999999 then cnt:=cnt+1;elsecnt:=0; ff:=not ff; - 反向 end if; end if;clk1=ff; end process p1;p2:process(clk0)variable cnn:integer range 0 to 999; -

6、分频系数为 499 variable dd:std_logic;beginif clk0event and clk0=1 then if cnn999 then cnn:=cnn+1;else cnn:=0;dd:=not dd; - 反向 end if; end if;clk2=dd;end process p2;end a;- 测频控制器 (testctl.vhd) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTLwanzheng ISPORT ( CLKK : I

7、N STD_LOGIC;- 1HzCNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwanzheng IS SIGNAL DIV2CLK : STD_LOGIC;BEGINPROCESS( CLKK )BEGINDIV2CLK = NOT DIV2CLK;IF CLKKEVENT AND CLKK = 1 THEN END IF;END PROCESS;PROCESS (CLKK, DIV2CLK)BEGINIF CLKK=0 AND Div2CLK=O THEN RST_

8、CNT = 1;ELSE RST_CNT = O; END IF;END PROCESS;LOAD = NOT DIV2CLK ; CNT_EN = DIV2CLK;END behav;(2) 十进制计数器的功能模块图及其源程序I *1 + I 4 +4 II B-l I 34 H II *-! + B-* I * i i 41I -i BB4 I !- I I +E I ICLKCQ3.OCLRCARRY_OUTENAi CHT10 inst图4功能模块图作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个 CA

9、RRY_OU信号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个 CNT10当清零端为低电平，使能端为低电平时停止计数。当清零端为高电平时，计数器清零。该模块的信号仿真图如下：图5仿真波形图 源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ : OUT INTEGER RANGE 0 TO 9; CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTUR

10、E behav OF CNT10 ISSIGNAL CQI: INTEGER RANGE 0 TO 9; BEGINPROCESS(CLR,CLK,ENA)BEGINIF(CLR=1) THENCQI=0;ELSIF(CLKEVENT AND CLK=1) THENIF(ENA=1) THENIF(CQI=9) THENCQI=0;CARRY_OUT=1;ELSECQI=CQI+1;CARRY_OUT=0;END IF;END IF;END IF;END PROCESS;CQ q b -kk B | -i iq 4-* - i %-i百 i e廿+图6功能模块图实现方式：LOAD信号上升沿到来

11、时将对输入到内部的 CNT10计数信号进行锁存。作用：锁存信号，并将结果输出给 SELTIME该模块的信号仿真图如下：lr:t 295 rs50呷 酿甲5Ml 19 -2M)吆 HE mi5 8 XIt 血：512 2血厂LOXIrL日俪EEC1 E&9I:弓J IB X可X岀KS12：、2LC01i iii iiu i i g i i i i iill1II111Gilj 1III1图7仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LOAD: IN STD_LOGIC;DIN: IN STD_

12、L0GIC_VECT0R(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0 );END ENTITY REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LOAD,DIN) ISBEGINIF LOADEVENT AND LOAD=1 THEN DOUT=DIN;END IF;END PROCESS;END ARCHITECTURE behav;(4) 数码管扫描的功能模块图及其源程序；SELTIMEIft*iCLKDAOUT3一 0-DIN31 0SEL2 0I inst-图8功能模块图作

13、用：锁存信号输出DIN31.O，然后由 SELTIME进行扫描输出，当 SEL为” 000”时选通第一个CNT10输出到LED7进行译码输出。依次类推。该模块的信号仿真图如下：图9仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SELTIME ISPORT(CLK : IN STD_LOGIC;DIN : IN STD_L0GIC_VECT0R(31 DOWNTO 0);DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SEL :

14、OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END SELTIME;ARCHITECTURE behav OF SELTIME ISSIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THENIF(SEC=111) THENSEC=000;ELSESECDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTNULL;END CASE;END PROCESS;SEL=SEC;END behav;(5) 七段数码管译码显示的功能模

15、块图及其源程序fLED?1-DIN3 0DOUT6.,04fiF*rr=inst图10功能模块图作用：将实验结果使用数码管直观的显示出来该模块的信号仿真图如下：IT憐帥2175 it* 卜 Port?littui可rmElstEnt:护167 nsnr33S.544 站i316 is6T1 DKinsl点lane21 75 k1貢日口:0 J1 ).f .1. JI DOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6

16、) 3-8译码器的功能模块图及其源程序J I- H I li I - j LS138Q2-0D7.0-4dp ? inst i- 忖钳 V* V*B *尸1 严書 8 -划害 * W V图12功能模块图作用：利用3-8译码器将数码管的位选信号选通。该模块的信号仿真图如下：ThieEtf1駝5丙27.6 nnki 她EndH b庐IP T17眄335囲叭HK 31$ Ifmmrigsi p 25 QT卩评0 忠J Fj电 T 四 獅 X应厂rL理n 一加- 一山-厂财 .仙 E dI | 吧哼、Y 0000门.f0000】11 工一血：1 k 期牺一 3：円 M 叩呼肛戈）000 工 P030：

17、 I ocottqiQ图13仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS138 ISPORT(Q: IN STD_LOGIC_VECTOR(2 DOWNTO 0);D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);dp:OUT STD_LOGIC);END LS138;ARCHITECTURE behav OF LS138 IS BEGINWITH Q SELECTD=11111110 WHEN 000, 11111101 WHEN 001, 11111011 WHEN 010, 1111011

18、1 WHEN 011, 11101111 WHEN 100, 11011111 WHEN 101, 10111111 WHEN 110, 01111111 wHEN 111, 11111111 WHEN OTHERS;WITH Q SELECT dp4 Wmww 4 I 卜i i w r n i r i r i w i r a i r a b - i 阮:3f；：； x:：:ZWL r=二 *:图14总体设计顶层模块图其中8个十进制计数器模块JSQ的底层模块图如图15所示:图15计数器模块原理图本次课程设计的时钟信号由试验箱上面的 5MHZ的晶振提供，经过系统时钟 和控制模块后分别产生0.05

19、Hz和10kHz的脉冲信号0.05Hz的脉冲信号十进制计 数器的使能信号，使计数器统计出待测信号在 1s脉宽之间的脉冲数目。再由计 数模块将测得的信号传送给数码管显示部分，通过译码模块产生可以在数码管上 显示的BCD码。而1kHz是作为数码管动态扫描的频率，由于人的视觉暂留现象， 频率较高时，数码管看起来就是连续发光。本设计中使个位显示为数码管的小数 点后面一位，由此实现了频率分辨率为 1Hz的频率计设计。结论EDA技术是电子设计的发展趋势，利用EDAL具可以代替设计者完成电子系统 设计中的大部分工作。EDAL具从数字系统设计的单一领域，发展到今天，应用 范围己涉及模拟、 微波等多个领域， 可以实现各个领域电子系统设计的测试、 设 计仿真和布局布线等， 这些都是我在这次课设中深刻体会到的。 经过这次课程设 计，让我真正认识了 EDA这门学科，了解到这种方式下的设计方案，硬件电路简 洁，集成度高， 体现了当今社会所需的先进技术， 日后必定在有着广阔的发展空 间。通过这次对EDA课程设计的进