课程设计（论文）高速数据采集系统原理分析和设计

1、课程设计任务书学生姓名： 专业班级： 电信0804 指导教师： 工作单位： 信息工程学院 题 目: 高速数据采集系统原理分析和设计 初始条件：要求学生在广泛查阅资料的基础上，对各种不同高速数据采集系统进行分类和比较，并自行设计。要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1） 搜索出若干种高速数据采集系统方案并对它们进行分析和比较。2） 设计出一款高速数据采集系统。3） 对所设计的高速数据采集系统的性能指标进行分析。4） 给出系统（或部分）的仿真。5） 至少查阅5篇参考文献。按武汉理工大学课程设计工作规范要求撰写设计报告书。全文用a4纸打印，图纸应符合绘图

2、规范。6） 要求学生主动思考，自主发挥，实现系统的特色功能。提交报告的主要内容：（使用proteus 7.5 sp3）1） 题目2） 各种高速数据采集系统的介绍和比较3） 自行设计的高速数据采集系统4） 设计方案原理以及仿真5） 实验记录与结果分析时间安排：1） 2011 年 7 月 910 日， 查阅相关资料，学习设计原理。2） 2011 年 7 月 1112 日， 方案选择和电路设计仿真。3） 2011 年 7 月 13 日， 设计说明书撰写。4） 2011 年 7 月 7 日， 上交报告，同时进行答辩。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日目录1 高速数据采集系

3、统简介22 几种常见的高速数据采集系统的简介和比较3 2.1 基于usb总线和cy7c68013单片机的高速数据采集系统3 2.2 基于fpga的高速数据采集系统8 2.3 基于vc+6.0的高速数据采集系统11 2.4 几种高速数据采集系统的比较153 自行设计的基于单片机的高速数据采集系统17 3.1 设计总流程17 3.2 数字量采集模块18 3.3 模拟量采集模块19 3.4 串口通信电路设计20 3.5 整体图224 程序设计234.1 模拟量采集子程序234.2 数字量采集子程序234.3 串口通信程序234.4 总程序24 5 设计分析276 心得体会287 参考文献298 本科

4、生课程设计成绩评定表301 高速数据采集系统简介所谓高速数据采集系统，是用计算机控制的多路数据自动检测或巡回检测（其对象包括数字和模拟信号），并且能够对数据实行某些处理（包括存储、处理、分析计算以及从检测的数据中提取可用的信息），以供显示、记录、打印或描绘的系统。 在数字技术日新月异的今天，数据采集技术的重要性是十分显著的。它是数字世界和外部物理世界连接的桥梁。而随着现代工业和科学技术的发展，对数据采集技术的要求日益提高，在雷达、声纳、图像处理、语音识别、通信、信号测试等科研实践领域中，都需要高精度，高数据率的数据采集系统。它的关键技术为高速高精度的adc技术，高数据率的存储和缓存技术以及系统

5、高可靠性保证等。通过数据采集技术，科研人员在实验现场可以根据需要实时记录原始数据，用于实验室后期的分析和处理，对工程实践和理论分析探索具有重大意义。正是由于目前数据采集技术广泛应用在科研实践和工业生产中的各个领域，当前国外对采集技术的研究和发展比较成熟。按通道数分有单通道的、双通道的、多通道的(多达上百通道)；按采样率分可从几khz到高达几个ghz；按分辨率分有8位、10位、12位、14位还有16位。在一些高端的示波器，频谱仪等测试仪器中，其采样率可达几个ghz，甚至几十个ghz241。而国内由于发展时间短，芯片技术等一些方面的限制，目前没有高水平的采集器出现。现在从高校到研究所到公司对采集器

6、的需求越来越多，性能要求也越来越高。这种情况给我们研发和设计高速数据采集系统提供了很多机遇。2 几种常见的高速数据采集系统的简介和比较2.1 基于usb总线和cy7c68013单片机的高速数据采集系统 通用串行总线usb是1995年康柏、微软、ibm、dec等公司为解决传统总线不足而推广的一种新型的通信标准。该总线接口具有安装方便、高带宽、易于扩展等优点，已逐渐成为现代数据传输的发展趋势。基于usb的高速数据采集卡充分利用usb总线的上述优点，有效解决了传统高速数据采集卡的缺陷。 1支持usb2.0高速传输的cy7c68013 cypresssemiconductor公司的ezusbfx2是世

7、界上第一款集成usb2.0的微处理器，它集成了usb2.0收发器、sie（串行接口引擎）、增强的8051微控制器和可编程的外围接口。fx2这种独创性结构可使数据传输率达到56mbytes/s，即usb2.0允许的最大带宽。在fx2中，智能sie可以硬件处理许多usb1.1和usb2.0协议，从而减少了开发时间和确保了usb的兼容性。gpif（generalprogrammableinterface）和主/从端点fifo（8位或16位数据总线）为ata、utopia、epp、pcmcia和dsp等提供了简单和无缝连接接口。 cy7c68013的gpif引擎具有自动传输数据结构的特性，这种特性使得

8、外围设备和主机通过cy7c68013可以无缝的、高速的传输数据。为了实现高速的数据传输，cy7c68013cpu不会直接参与数据的传输，而是直接利用gpif的自动传输数据模式。图1和图2说明了主机in和out数据传输过程。 1） 端点缓冲区fx2包含3个64字节端点缓冲区和4k可配置成不同方式的缓冲，其中3个64字节的缓冲区为ep0、ep1in和ep1out。ep0作为控制端点用，它是一个双向端点，既可为in也可为out。当需要控制传输数据时，fx2固件读写ep0缓冲区，但是8个setup字节数据不会出现在这64字节ep0端点缓冲区中。ep1in和ep1out使用独立的64字节缓冲区，fx2固

9、件可配置这些端点为bulk、interrupt或isochronous传输方式，这两个端点和ep0一样只能被固件访问。这一点与大端点缓冲区ep2、ep4、ep6和ep8不同，这四个端点缓冲区主要用来和片上或片外进行高带宽数据传输而无需固件的参与。ep2、ep4、ep6和ep8是高带宽、大缓冲区。它们可被配置成不同的方式来适应带宽的需求。2） 接口信号在利用gpif进行高速数据传输系统设计时，gpif waveforms的编辑是非常重要的，它控制着整个数据传输过程的读写时序。此时cpu的作用已经非常小了，它只起着下载代码到内部ram以及在固件中如何触发gpif waveforms的作用。fx2专

10、门为gpif提供了外围接口信号，如8位或16位的数据线、控制信号、ready信号以及地址线。ifclk（双向时钟信号）：ifclk是一个参考时钟，可以配置成输入或输出。当配置为输出时，ifclk被fx2驱动为30mhz或48mhz；当配置为输入时，时钟范围为548mhz。gpifadr8:0（输出）：gpif使用gpifadr信号为外部设备提供地址线，在总线上地址值是自增的。fd15:0（双向）：这是usb主机通过fx2和外部设备进行数据传输的数据线，它可配置成8位或16位。当16位时，fd7:0代表端点fifo中的第一个字节，fd15:8代表第二个字节。 ctl5:0（输出）：fx2为外部设

11、备提供了几个控制信号，如读写选通、使能等。rdy5:0（输入）：fx2提供了几个状态检测信号，它可以检测外部设备的状态，如fifo的空、满、半满等。gstate2:0（输出）：这是调试信号，表示gpif波形执行的状态，通常连接到逻辑分析仪上。2 ad9238ad9238是一个双通道的12位a/d转换器，采用单3v供电，速度可以是20msps、40msps和65msps；低功耗，工作在20msps时，功耗为180mw，40msps时，功耗为330mw，65msps时，功耗为600mw；具有500mhz 3db带宽的差分输入；片上参考源及sha；灵活的模拟输入范围：1vp-p2vp-p；适用于：超

12、声波设备，射频通讯，电池电源仪器，低价示波器等。本系统采用20msps的ad9238，可充分发挥usb在高速传输模式下的数据传输优势。3 数据采集系统 该数据采集系统整个框图如图3所示，该系统由以下几部份组成：usb控制器、fifo、cpld、ad9238以及数据采集前端电路。图3数据采集系统框图cpld主要是控制时序，时钟分频等。fifo主要是起着高速数据缓冲作用，当fifo半满时，数据开始向usb主机发送。我们采用的是同步fifo，时钟信号接ifclk，当fifo的/rd信号和/oe信号有效时，每个ifclk上升沿就输出一个数据；当fifo的/wr信号有效时，ifclk上升沿就读进一个数据

13、。ad9238的20mhz时钟信号是通过cpld分频所得。当程序使能ad9238的/oeb_a和/oeb_b信号时，ad9238双通道开始进行数据采集并向fifo写数据。系统前端的调理电路采用的是ad公司的ad8138，该放大器具有较宽的模拟带宽（320mhz,-3db,增益1），而且可以实现将单端输入变成差分输出的功能。此项功能在现代高速模数变换电路中非常有用，因为几乎所有的高速a/d芯片都要求模拟信号为差分输入，虽然部分芯片的手册中提到对于单端输入信号也可使用，但这样一来会使a/d转换结果的二次谐波增大，降低信噪比(snr)。ad8138很好的解决了这个问题，用户可以很容易的将单端信号转换

14、成差分输出而不必使用变压器，并且它的输入阻抗高达6m，可以直接与输入信号相连而省略隔离放大器，大大精简了电路结构。图4为ad8138的典型应用电路。 图4ad8138典型应用电路4软件设计 1）windows驱动程序设计 usb设备驱动程序基于wdm。wdm型驱动程序是内核程序，与标准的win32用户态程序不同。采用了分层处理的方法。通过它，用户不需要直接与硬件打它道（在usb驱动程序中尤为明显），只需通过下层驱动程序提供的接口号访问硬件。因此，usb设备驱动程序不必具体对硬件编程，所有的usb命令、读写操作通过总线驱动程序转给usb设备。但是，usb设备驱动程序必须定义与外部设备的通讯接口和

15、通讯的数据格式，也必须定义与应用程序的接口。 cypress公司提供了完整的cy7c68013驱动程序源码、控制面板程序及固件的框架，这大大提高了用户开发的进度。用户只需稍加修改或不需任何修改即可使用所带驱动程序，软件开发者大量的时间主要集中在应用程序和固件的开发。本文所述的数据采集系统驱动程序就在原来的基础上进行了简单的修改来满足我们的需要。根据我们自己的需求，一般只需修改deviceiocontrol例程，如我们主要增加了控制数据传输函数、启动和停止ad、复位fifo等，即ioctl_start_ad、ioctl_stop_ad、ioctl_reset_fifo。 2）底层固件设计 要实现

16、usb2.0的高带宽数据传输，必须使用它特有的gpif特性，在开发固件前，首先必须根据实际需要对gpifwaveform进行编辑。cy7c68013开发工具中带有一个gpifdesigner，如图5所示，编辑完waveform后，选tools-exporttogpif.cfile来输出gpif.c文件，然后将该文件加入keilc工程进行编译。 由于cy7c68013的ep2、ep4、ep6、ep8四个端点共享4kfifo缓冲区，所以在该系统中，我们将ep2配置成4k的缓冲区，并设置为in。用ep1out作为ad的控制参数传递，如启动和停止ad数据输出、复位fifo等。在固件程序中，最重要的就是

17、td_init（）和td_poll（）两个函数。 图5gpifdesigner2.2 基于fpga的高速数据采集系统 高速数据采集系统的硬件核心为fpga控制器，其主要功能为响应计算机通过pci总线或者usb总线发出的控制命令，接收adc的实时数据存储在ddrii芯片阵列中，在存储完成后自动将数据通过pci总线或者usb总线传输到计算机存储到硬盘中。这些功能的实现都是使用verilog hdl语言编程实现的。verilog hdl语言是一种用形式化方法来描述数字电路和系统的硬件语言。利用其进行电路设计，大大提高了逻辑电路的设计效率，缩短了逻辑电路的设计周期。 采用fpga+mcu的结构，主控逻

18、辑模块用fpga来实现，在系统中对a/d器件进行采样控制，起到连接采样电路和mcu的桥梁作用，数据处理、远程通信及液晶显示控制等由mcu来完成。fpga把传统的纯粹以单片机软件操作形式的数据采集变成硬件采集。首先用vhdl语言来设计状态机，用mcu来启动状态机，使其控制a/d器件，实现数据采集。并将采集到的数据存储到fpga内部的数据缓存区fifo中。当fifo存储已满时，状态机控制fifo停止数据写入，并通知单片机取走采集数据进行下一步处理。这种设计思想大大减轻了单片机的软件运行时间，提高了采集速率。这里，把6路模拟信号采集任务作为快任务，把用于系统自检的6路检测量信号作为慢任务。为了使快任

19、务的优先级高于慢任务，本系统设计两个状态机分别实现快任务和慢任务的数据采集，并由单片机生成pwm波，分别控制两个状态机。系统的总体框图如下图所示：图 6 fpga高速数据系统总框图1）系统主要器件选择fpga芯片选取及依据：fpga实现主控逻辑控制，要求响应速度快，效率高。可采用altera公司的acex1k 系列ep1k5o芯片，最高工作频率可达250 mhz。该系列芯片的特点是将lut(查找表)eab(嵌入式阵列)相结合，提供了效率最高而又廉价的结构。基于lut的逻辑对数据路径管理、寄存器强度、数学计算或数字信号处理的设计提供优化的性能和效率，而eba可实现ram (随机读写存储器)、ro

20、m(只读存储器)、双口ram 或fifo (先入先出存储器)功能，使得acex1k适合复杂逻辑以及有存储、缓冲功能的数据采集系统。 adc芯片选型及依据数据采集系统的输入信号多数都来源于现场传感器的输出信号，传感器种类不一，致使信号特性也不同，各通道信号的幅度与频率范围有很大的不同，高精度的、大动态范围的ad转换芯片使设计更能满足测量的需要。2）fpga 方案设计设计思想用vhdl语言来设计两个状态机，状态机1来控制a/d实现快任务的采集，状态机2来完成慢任务采集。两个状态机的时钟信号clk（高电平有效）均来自单片机生成的pwm波，状态机1直接由单片机控制，状态机2则是由单片机经反向器来控制。

21、首先置p1.0口为高电平，并用定时器来产生中断，使p1.0口产生pwm波。当p1.0口为高电平时启动状态机1，此时状态机2不动作；当快任务采样完成后，由定时器产生中断，将p1.0口置为低电平，此时状态机2动作，来完成慢任务采集。下一个周期完成同样的操作。对应快任务的采集数据缓存在快任务fifo，慢任务的采集数据缓存在慢任务fifo里，单片机读对应的fifo数据来进行相应处理。各模块的设计根据以上的设计思想，fpga系统的硬件设计模块主要有状态机模块，fifo设计模块4-5。下面具体给出硬件原理设计。a）状态机的设计该设计过程主要是建立采集所需要的硬件电路，等待时钟信号的到来便立刻启动a/d进行

22、工作。了解了ad574a的工作时序，就可以写出状态机的采样控制状态。控制状态编码下表所示：表 1 控制状态编码表用vhdl语言来实现状态机，其原程序：signal current_state,next_state:std_logil_vector(4 downto 0);constant st0:std_logil_vector(4 downto 0):=”01000”;constant st1:std_logil_vector(4 downto 0):=”10000”;constant st2:std_logil_vector(4 downto 0):=”01001”;constant st

23、3:std_logil_vector(4 downto 0):=”01100”;constant st4:std_logil_vector(4 downto 0):=”01110”;signal lock :std_logil;com:process(current_state,sts)begincase current_state iswhen st0= next_state next_state if(sts=0) then next_state=st3;else next_state next_state next_statenext_state=st0;end case;end pro

24、cess com;reg:process(clk)beginif(clk=1)then current_state toolmegawizard plug-in manager,选择create a new custommegafunction variation,选择fifo。（2）选择fifo数据位宽度为12，深度为512。（3）选择fifo的端口：12位数据输入输出端口data12.0和q12.0;对clock同步的数据写入和读出请求wrreq和rdreq;异步清零aclr;存储数据溢出信号full。 2.3 基于vc+6.0的高速数据采集系统 在vc+6.0中利用mscomm控件实现串

25、口通信。 串行通讯是计算机与其他设备进行数据交换时经常使用的方法之一,他具有实现简单,使用灵活方便,数据传输可靠等优点,因而在工业监控、数据采集和实时监控系统中得到广泛应用.高速串口数据采集软件的设计不同于普通串口通信,其要求在接收数据采集设备发送大量数据的同时完成对已接受到数据的实时存储,如果处理不好二者之间的关系,会造成数据的缺失甚至程序的崩溃.这就要求应用程序能够同时处理两件以上不同的任务.win32是基于线程的抢先式多任务操作系统,使得应用程序能够同时执行多个任务,即在一个进程中可以同时运行多个线程.一个线程是指程序的一条执行路径,系统不停的在多个线程之间切换.由于时间很短,看上去多个

26、线程在同时运行.对于通讯这种需要花费大量时间来测试。 1）系统结构系统的组成结构如图1所示.中央控制pc机是系统的核心,要求数据采集软件具有良好的稳定性和兼容性.所以独立设计了一套基于visual c+ 6.0的多线程通讯软件,它与前端的扫描仪。扫描仪是一种计算机外部输入设备的一种，能够通过捕获图像与图形并将其转换成计算机可以显示、编辑、存储和输出的数字化设备。 串口通信是典型的主从式,在硬件上通过moxa公司的串口卡实现500k波特的采集速率. 图7 数据采集系统结构2）用mscomm控件实现高速串口数据采集的问题mscomm控件在串口编程时非常方便,程序员不必花时间去了解较为复杂的api函

27、数,只需要在串口通信资源的属性(properties)一项中配置串口,串口通信的波特率、数据位数、停止位数、奇偶校验、发送缓冲区大小、接收缓冲区大小以及超时设置等均在此时进行配置.完成串口配置之后即可打开串口,进行数据读写.对于一般数据交换及串口通信来说,mscomm控件完全能够满足要求.但由于控件本身对于接收缓冲区大小设置的限定,为高速数据采集软件的设计带来了麻烦.如果接收缓冲区不能满足设计的要求,当缓冲区内数据达到消息响应值并响应存储命令时,而新采集的数据传输速度大于已接收到数据的存储速度,就会造成接收缓冲区的溢出,直接导致系统的崩溃.这一点在程序设计初期深有体会.在程序设计时也尝试当缓冲

28、区达到阈值响应消息时,在消息响应中启动一个新的线程,先将缓冲区中接收到的数据取出到新开辟的内存。3） 程序设计创新多线程程序设计思想在32位windows系统中,术语多任务是指系统可以同时运行多个进程,而每个进程也可以同时执行多个线程.进程就是应用程序的运行实例.每个进程都有自己私有的虚拟地址空间,每个进程都有一个主线程,但可以建立另外的线程.进程中的线程是并行执行的,每个线程占用cpu。cpu也称为中央处理器，是电子计算机的主要设备之一。其功能主要是解释计算机指令以及处理计算机软件中的数据。所谓的计算机的可编程性主要是指对cpu的编程。cpu是计算机中的核心配件，只有火柴盒那么大，几十张纸那

29、么厚，但它却是一台计算机的运算核心和控制核心。计算机中所有操作都由cpu负责读取指令，对指令译码并执行指令的核心部件。cpu、内部存储器和输入/输出设备是电子计算机的三大核心部件。 时间的基本实体,系统不停的在各个线程之间切换,它对线程的中断是汇编语言级的.系统为每一个线程分配一个cpu时间段,某个线程只有在分配的时间段内才有对cpu的控制权。可以把线程看作是操作系统分配cpu。进程中所有的线程共享进程的虚拟地址空间,这意味着所有线程都可以访问进程的全局变量和资源.这一方面为编程带来了方便,但另一方面也容易造成冲突.虽然在进程中进行费时的工作不会导致系统的挂起,但会导致进程本身的挂起.所以,如

30、果进程即要进行长期工作,又要响应用户的输入,那么它可以启动一个线程来专门负责费时的工作,而主线程仍然可以与用户进行交互.由此可见,利用win32的重叠i/o操作和多线程特性,可以编出高效的通信程序.高速串口数据采集软件的特点是接收数据的速度要求很高,接收数据量很大,而控制扫描仪。多线程程序设计a)数据采集程序流程 根据多线程程序的开发思想,该数据采集软件由负责人机交互的多线程和对串口进行处理的后台辅助线程组成.主线程是数据采集程序的管理者,用来初始化串口(通过调用win32 api函数),自定义通信事件消息,创建、删除辅助线程,进行人机交互的操作及协调好各线程的运行.程序流程如图2所示. 图8

31、 数据采集程序框图 b)后台辅助线程分析 后台辅助线程是数据采集软件的核心，包括串口监视线程，读线程。串口监视线程在后台对串口进行实时监视，当监视到预定义的事件时，立即调用相应的线程进行处理并向主线程发相应的消息，如接收到数据就调用读线程自动接收数据并进行处理，同时向主线程发送接收到数据的消息，串口监视线程发送完此消息后就执行后面的程序代码，继续对串口进行监视，做到了处理消息与监视串口两不误，即保证了数据采集的实时性，又避免了资源的浪费，其处理过程如图3所示。 图9 串口监视线程的实现2.4 几种高速数据采集系统的比较1） 基于单片机的高速数字采集系统： 单片机可以与的usb总线的结合，随着现

32、代通信技术的高速发展，通用串行总线（usb）以其高速、支持多种类型传输类型、即插即用、易扩充等优点已经成为计算机上的标准配置接口，是实现外部设备与计算机通信的常用方式。这种连接较以往普通的并口和串口而言主要的优点是速度高、功耗低支持即插即用，plug & play和使用维护方便，成本低，易于使用。 但是对于工业化标准来说，传统的数据采集系统，通常采用mcu作为控制模块，来控制a/d，存储器和其他一些外围电路。这种方法编程简单，控制灵活，但缺点是控制周期长，速度比较慢。特别是当a/d 本身的采样速度比较快时，mcu 的慢速极大地限制了a/d 高速性能的使用。mcu 的时钟频率较低并且用软件实现数

33、据的采集，软件运行时间在整个采样时间中占的比例很大，使得采样速率较低。2）基于fpga的高速数据采集系统： 随着数据采集对速度性能的要求越来越来高，传统的采集系统的弊端越来越明显，现在多采用fpga或者fpga+mcu（主控逻辑模块是fpga）的结构，各模块设计使用vhdl 语言，其各进程间是并行的关系。它有mcu 无法比拟的优点。fpga 的时钟频率高，全部控制逻辑由硬件完成，实现了硬件采样，速度快。 利用vhdl语言对fpga进行设计，可在quartus中进行系统仿真和验证。由fpga在线编程的特点，可以依据现场的具体情况，对fpga的内部配置进行修改，进一步增加了系统应用的灵活性，因此该

34、系统是一种比较理想的实时高速数据采集方案。3)基于vc+6.0的高速数据系统： 在vc+6.0中利用mscomm控件实现串口通信时实时性较差,系统资源利用不足,无法满足高速串口数据采集软件的编程要求。 目前比较好的解决方法是利用多线程程序编写技术，多线程技术能很好地解决各种逻辑并发和物理并发问题，使软件的各项性能指标均有所改善，如吞吐量、计算速度、响应时间等，提高了软件的执行效率和系统资源的利用率，同时也大大提高了程序的可读性和稳定性。同时多线程技术，解决了高速串口数据采集软件编程中遇到的问题，运行结果良好，可供广大同行参考。 3 自行设计的基于单片机的高速数据采集系统 3.1 设计总流程本设

35、计是设计一个数据采集系统，系统要采集10路模拟量(10位精度)，8路开关量（数字量），采集的数据每隔1毫秒，通过串行通讯方式rs485向一台工控机传送。10路模拟量a./d转换mcu工控机8路数字量rs232i/o扩展数据采集与传输系统一般由信号调理电路，多路开关，采样保持电路，a/d，单片机，电平转换接口，接收端（单片机、pc或其它设备）组成。硬件设计应用电子设计自动化工具，数据采集原理图如下图所示：图10 数据采集原理图由原理图可知，此设计主要分三大部分：模拟量的输入采集，数字量的输入采集，从机向主机的串行通信。信号采集分析：采集多路模拟信号时，a/d转换器前端需加采样/保持(s/h)电路

36、。待测量一般不能直接被转换成数字量，通常要进行放大、特性补偿、滤波等环节的预处理。被测信号往往因为幅值较小，而且可能还含有多余的高频分量等原因，不能直接送给a/d转换器，需对其进行必要的处理，即信号调理。如对信号进行放大、衰减、滤波等。本题设计要求简单，模拟量和数字量直接给出，故信号采集部分可忽略，而将数据输出直接连接至a/d转换器输入端。数字量的采集：设计中要求是8路数字量，可利用单片机的i/o口直接采集，但需要8个i/o口与之对应，这样，就浪费了芯片的管脚资源，可采用并行采集、串行输出的办法，进行i/o口扩展。本设计选择74ls165芯片。模拟量的采集：a/d转换器的选取应考虑：（1）转换

37、时间的选择：转换速度是指完成一次a/d转换所需时间的倒数，是一个很重要的指标。a/d转换器型号不同，转换速度差别很大。由于本系统的控制时间无具体要求，故可不予考虑，但至少要小于题目要求的1ms，这是可以达到的。（2）ad位数的选择：a/d转换器的位数决定着信号采集的精度和分辨率。要求精度为10位。输入为05v时，分辨率为设计要求8位精度的8路模拟量，通过查阅资料，adc0809芯片满足要求。adc0809 是一种开关电容结构的逐次逼近式a/d 转换器， 片内提供转换时钟，8 位串行数据输出。可采集8路模拟输入电压，由片内多路开关选通，并采样保持。传输方式分析：通过串行通讯方式rs232向工控机

38、传送。3.2 数字量采集模块数字量可直接与单片机的i/o口相连进行采集，但考虑到有8路数字量，管脚利用量较多，可采用74ls165芯片进行并行采集，串行输出，减少管脚用量。3.2.1 数字量的获得通过接地和和接5v电源将可得到数字量： 图11 数字量的得到3.2.2 74ls165简介74ls165芯片是8位并行输入串行输出移位寄存器，使用此芯片可以扩展一个或多个8位并行i/o口。引脚图如下图： 图12 74ls165的引脚图74ls165有16个引脚 ，主要引脚功能如下：d0-d7:并行输入端，可同时输入8路电平信号。sh:数据置入控制端，当其为低电平时，并行数据(d0-d7)被置入寄存器c

39、lk inh:片选使能端，低电平使能，使能时 数据随着脉冲的输入而输出 3.2.3 数字量采集模块电路设计如下图（数字量在仿图13 模拟采集模块3.3 模拟量采集模块3.3.1 模拟量的输入采集设计模拟电压量的输入需要经过a/d转换才能进行采集，此设计要求8路模拟量的8位精度a/d转换，可采用芯片adc08093.3.2 adc0809芯片简介a/d转换器芯片adc0809简介 8路模拟信号的分时采集，片内有8路 模拟选通开关，以及相应的通道抵制锁存用译码电路，其转换时间为100s左右。芯片引脚图如下：图14 adc0809芯片引脚图模拟量采集电路设计如下：图15 模拟量采集模块3.4 串口通

40、信电路设计 89c52与max232的接口电路如图9.4所示。p1.7用来控制max232的接收或发送，其余操作同串口 。txd和rxd分别接到单片机上的txd1和rxd1，直接实现下位机到上位机的电平转化和反向。电路图如下:图16 串口通信部分模块3.5 总图 图17 总图4 程序设计4.1 模拟量采集子程序该程序通过cpu通道地址的写操作，发出a/d转换启动脉冲，启动以后cpu查询a/d转换是否结束，一旦结束cpu通过对通道地址的读操作读取数值。4.2 数字量采集子程序数字量采集主要是单片机通过74ls165进行采集并转换成串行数据，由单片机进行读取和存储。这样通过8个引脚，就可以采集8路

41、开关量，满足设计要求的8路，要采集8路开关量，只需要1片74ls165。所以其流程为：先将所有的开关状态锁入寄存器，然后使能片1，读取其数据。这样就能够将所有8通道的状态都读取。程序流程图如下图所示开始使能锁存信号，将数字量存入存储器芯片数据读入数据存储保持，串行输出结束 图18 数字量采集子程序流程图4.3 采集定时子程序此课设要求1ms的采集时间，可使用单片机内部的timer定时器。产生1ms的间隔中断。在每次中断产生的时候，将模拟量、数字量全部采集，并发送到上位机。定时中断子程序流程图如下图：开始采集模拟量采集数据量串口发送数据结束 图19 定时中断子程序流程图上图既是主程序流程图，也是

42、1ms的间隔中断子程序，单片机所完成以上工作需要1ms，故可用单片机的定时器来调节时间：4.4 总程序org 0000hajmp mainorg 000bhajmp chuanshuorg 0013hajmp intv1org 0030hmain: mov scon,#40h ;串口工作于方式1 mov tmod,#01h ;设定t0定时初值，定时为1ms mov th0,#0fch mov tl0,#18h setb tr0 setb ea setb et1 clr p2.1 jnb p2.2,q2q1: mov r0,#60h ;模拟信号采集 mov r2,#08h setb it1 setb ea setb ex1 mov dptr,#7ff8hrd: movx dptr,a ;启动a/d转换he: mov