半导体集成电路cmos试题..

1、第二部分参考答案第0章绪论1通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定 电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2小规模集成电路（SSI）,中规模集成电路（MSI），大规模集成电路（VSI）,超大规模集 成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3双极型（BJT ）集成电路，单极型（MOS ）集成电路，Bi-CMOS型集成电路。4数字集成电路，模拟集成电路，数模混合集成电路。5集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得

2、芯片集成度的直接提高。6名词解释：集成度：一个芯片上容纳的晶体管的数目wafer size:指包含成千上百个芯片的大圆硅片的直径die size：指没有封装的单个集成电路摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍。第1章集成电路的基本制造工艺1减小集电极串联电阻，减小寄生PNP管的影响2电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延 时下推大3. 第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4. P阱光刻，光刻有源区，光刻

3、多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5. NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。 缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方 法在N阱里加隐埋层，使 NPN管的集电极电阻减小。提高器件的抗闩锁效应。7.8回冋。E+ 8.第2章 集成电路中的晶体管及其寄生效应1. PNP管为四层三结晶体管的寄生晶体管，当NPN晶体管工作在正向工作区时，即NPN的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。当NP

4、N处于反向工作区时， 寄生管子工作在正向工作区， 它的影响不能忽略。 当NPN工作 在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的 欧姆体电阻，他们会对晶体管的工作产生影响。3. MOS晶体管的有源寄生效应是指 MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN （闩锁效应），这些效应对MOS器件的工作稳定性产生极大 的影响。4. 在单阱工艺的 MOS器件中（P阱为例），由于NMOS管源与衬底组成 PN结，

5、而PMOS 管的源与衬底也构成一个 PN结，两个PN结串联组成PNPN结构，即两个寄生三极管（NPN 和PNP），一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。5. 版图设计时： 为减小寄生电阻 Rs 和 Rw ，版图设计时采用双阱工艺、 多增加电源和地接触 孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度； 工艺设计时：降低寄生三极管的电流放大倍数：以 N 阱 CMOS 为例，为降低两晶体管的放 大倍数，有效提高抗自锁的能力， 注意扩散浓度的控制。 为减小寄生

6、 PNP 管的寄生电阻 Rs， 可在高浓度硅上外延低浓度硅作为衬底， 抑制自锁效应。 工艺上采用深阱扩散增加基区宽度 可以有效降低寄生 NPN 管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生 MOSFET 的 阈值电压，使其不易开启；增加场氧生长厚度，使寄生 MOSFET 的阈值电压绝对值升高， 不容易开启。7. ( 1)增大基区宽度：由工艺决定；( 2)使衬底可靠接地或电源。第 3 章 集成电路中的无源元件1. 双极性集成电路中最常用的电阻器是基区扩散电阻 MOS 集成电路中常用的电阻有

7、多 晶硅电阻和用 MOS 管形成的电阻。2. 反偏 PN 结电容和 MOS 电容器。3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时 表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一 端则产生空洞，严重时甚至会断裂。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式变形W=6.32注意： 这里各单位间的关系，宽度是微米时， 要求电流为毫安，功率的单位也要化成相应的 微米单位。第 4 章 TTL 电路1. 名词解释 电

8、压传输特性：指电路的输出电压 VO 随输入电压 Vi 变化而变化的性质或关系(可用曲线 表示，与晶体管电压传输特性相似) 。开门/关门电平：开门电平 VIHmin- 为保证输出为额定低电平时的最小输入高电平 (VON) ；关 门电平 VILmax- 为保证输出为额定高电平时的最大输入低电平 (VOFF) 。逻辑摆幅： -输出电平的最大变化区间， VL=VOH-VOL 。过渡区宽度：输出不确定区域(非静态区域)宽度， VW=VIHmin-VILmax 。 输入短路电流 IIL- 指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。 输入漏电流 (拉电流， 高电平输入电流， 输入交叉漏

9、电流) IIH- 指电路被测输入端接高电平， 而其它输入端接地时，流过接高电平输入端的电流。静态功耗 -指某稳定状态下消耗的功率， 是电源电压与电源电流之乘积。 电路有两个稳态， 则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。瞬态延迟时间td-从输入电压 Vi上跳到输出电压 Vo开始下降的时间间隔。Delay-延迟。瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平 VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压 Vo开始上升的时间间隔。 Storage-存储。瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平 VOH的时间

10、间隔。Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需 要的时间。2. 当输入端的信号，有任何一个低电平时：Q1 饱和区Q2 截至区 Q3 饱和区 Q4 截至区当输入端的信号全部为高电平时：Q1 反向区Q2 饱和区 Q3 饱和区 Q4 饱和区3. Q5 管影响最大，他不但影响截至时间，还影响导通时间。当输出从低电平向高电平转化时，要求 Q5 快速退出饱和区，此时如果再导通时 IB5 越大，则保和深度约大，时间就越长。当输出从高电平向低电平转化时，希望 Q5 快速的存储的电荷放完，此时要求 IB5 尽 可能的大。设计时， IB5 的矛盾带来了很

11、大的困难。4. 两管与非门： 输出高电平低，瞬时特性差。四管与非门：输出采用图腾柱结构 Q3-D ，由于D是多子器件，他会使Tplh明显下 降。 D 还起到了点评位移作用，提高了输出电平。五管与非门：达林顿结构作为输出级， Q4 也起到点评位移作用，达林顿电流增益大， 输出电阻小，提高电路速度和高电平负载能力。四管和五管在瞬态中都是通过大电流减少 Tplh. 静态中提高了负载能力和输出电平。5. 六管单元用有源泄放回路 RB-RC-Q6 代替了 R3由于 RB 的存在，使 Q6 比 Q5 晚导通，所以 Q2 发射基的电流全部流入 Q5 的基极，是 他们几乎同时导通，改善了传输特性的矩形性，提高

12、了抗干扰能力。当Q5饱和后Q6将会替它分流，限制了 Q5 的饱和度提高了电路速度。在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。6.由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于 Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而 Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。6. 输出高电平偏低： VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。7. 当电路直接并联后，所有高电平的输出

13、电流全部灌入输出低电平的管子，可能会使输出 低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。8. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。第5章MOS反相器1.答：公式：Vt =Gms-2：f-C-CQ1-COXCOXCOX其中：；JMS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数值比半导体的小，Gms 般为负。2f是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区 上的电压降。对于 NMOS数值为正色

14、是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。COX于NMOS数值为正Qss是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加 COX的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。虫是为了调节阈值电压而注入的电荷产生的影响，对于NMOS，COX注入P型杂质，为正值。2. 答：器件的亚阈值特性是指在分析MOSFET时，当Vgs0,源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电 流减小。5. 答：MOS晶体管存

15、在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区 D和S之间电流源非理想。6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过 一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。7. 答：非饱和区:条件：0V DS VGS -VTH方程：Id

16、s =叽% -VthMs -现2饱和区:条件：0 V GS-VTH V DS方程：1 DS = ? Cox (VGS _VTH )饱和区非饱和区I8. 解:VinVin1 =(U!AP/lnoAP)1d/k:割9鷄U!八障V|*| 乙（O丄八-UIA） N乙/匸 乙（0丄八-SO/）Nj乙/匸仰 ld/（inoA_aa 八）=引1IAIoiA-s9AsaA-.-inoy=sa/11 a=u!A=soa ：1/1nA=U!A (eKSCJ 八.no A=inoA_sa/aa a=u! A=SSA lAIio八*。八aa a=Hoa=u!A (乙aa A =HOA =inoA qTglAI 审丄八

17、5八(L-dVout/dV in=-1二 V|L=Vin=VT0+1/K nRl此时 Vos=Vdd-1/2KnRl4) Vin=V IH 时,M|： V GS=V in=V IHVds=V outV DSV GS-V T0M i非饱和导通I R=(V DD-V out)/R LIm= Kn (V GS- Vto)Vds- 1/2Vds=Kn (Vin- VT0)Vout- 1/2V outIm=I R,对 Vin 微分，得：-1/RL(dV out/dV in)= Kn Vou t +(V in- Vth) dV out/dVin- Vout(dVout/dVin) dVout/dV in=

18、-1 VIH=V in=V T0+2V out -1/K N Rl代回等式，得：Vout= 2Vdd KnRl- Vih=V T0+ 8Vdd /3 K nRl -1/KnRl9.解：Vout=VOL时，晶体管非饱和导通，Vin= Voh=V dd (Vdd-Vos)/Rl= Kn ( W/L ) (V dd- Vto) Vol- 1/2V ol 代值解得：Rl (W/L ) =2.05X 105Q可以选择不同的 W/L和Rl值以满足Vol=0.2V，在最终设计中二者的选取还需考虑 其他因素，如电路功耗与硅片面积。表中列出了一些设计中 W/L和Rl可能的取值和对应每种取值估算的平均直流功耗。W

19、/LRl (K Q)PDC average(uW)1205. 058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可见，随着 Rl的减小，直流功耗显著增加，W/L也同时增加。若考虑降低平均直流功耗，可选择较小的宽长比W/L和较大的负载电阻Rl，而制造较大的 Rl需要较大面积的硅区，则还需要在功耗和面积之间折中。2 110.解：Kn=Kn(W/L)=40uA/V- KnRl=8V-VinVgsl-VtlM l始终饱和导通Vout= VOH= V DD-VTL2) Vin= Vdd 时，Vut=VoLMl : VgsI=V in=V

20、DDV DSI=V out=V OLV DSI V GSI -V TlM I非饱和导通Idsi = K ni(Vgsi- Vti)Vdsi-1/2V DSI =Kni (V dd- Vti) Vol- 1/2VIdsl=1/2 K nl (V gsl - V tl)22=1/2 Knl (V DD- Vol-Vtl)-IDSI = I DSL二 V OL =gmL(V DD - VTL)/2gmI 为使 Volto,要求 gmL gml传输特性曲线如图示:15.VddDGVinV out解：1) Vin=0, Me截止M d :耗尽型负载管 Vtd VGSD - V TDMd始终饱和导通Vou

21、t=善了高电平传输特性2) Vin= Vdd， Vout= VolMe： V GSE=V in=V DDV DSE=V out=V OLV dseVgse-V teM i非饱和导通IDSE= K NE (VGSE- VTE)V DSE- 1/2V DSE=Kne(Vdd- Vte) Vol- 1/2V ol2I dsd=1/2 K ND (V GSD - V td)2=1/2 KndV-I DSI = I DSL二Vol = Vtd Knd/2 K ne(Vdd - Vte)低电平传输特性仍取决于两管尺寸之比为使 Volt0,要求 Knd VGSN- VtNMn饱和导通2I dsn =1/2

22、K n(Vgsn - Vtn )2=1/2Kn(Vil- Vtn)M P： - V GSP = V DD - V in = VDD - V IL-V DSP = V DD - V out二-V DSP - V GSP -V TP)M P非饱和导通I DSP= Kp (-V GSP- |Vtp|)( -V dsp)- 1/2(-V dsp)=Kp (Vdd- Vil -|Vtp|)( Vdd - Vout) -1/2( V dd - Vout)IDSN = I DSP, 对Vil微分，得：Kp (Vdd- Vil -|VTp|)(-dVut/dVin)+(-1) ( V dd - Vout)-

23、( Vdd - Vout) (-dV out/dVin) =Kn(Vil-Vtn)-dV out/dV in=-1二 V|L=(2Vout+VTP-VDD+KRVTN)/(1+KR)其中 Kr =K n/Kp2) Vin= VihM N : V GSN = V in= V IHV dsn = V out-V dsn - V GSP -V TP)M P饱和导通2Idsp =1/2 Kp(-V GSP - |Vtp|)2=1/2Kp(V dd-Vih-|Vtp|)IDSN = I DSP，对 VIH 微分，得：Kn (Vih-Vtn) (dV out/dV in)+Vout-Vout(dVout/

24、dVin)=Kp(Vdd-Vih-|Vtp|)-dVout/dV in=-1二 Vih= Vdd+Vtp +KR(2Vout +Vtn)/(1+Kr) 其中 Kr =Kn/Kp19. 解：Vin =Vm , NMOS、PMOS 均饱和导通2Idsn =1/2nCox(W/L) n(V gsn - Vtn)=1/2Kn(Vm- Vtn)22Idsp =1/2 i pCox(W/L) p(-Vgsp - |Vtp|)=1/2Kp(V dd-Vm-|Vtp|)2由 Idsn = I dsp 得：vm=(V dd+Vtp+Vtn . K r )/(1+ . Kr ) 其中 Kr =Kn/Kp当工艺确定

25、， V dd、Vtn、Vtp、1 n、1 p 均确定因而Vm取决于两管的尺寸之比Wn/Wp20. 答：1)电子迁移率较大，是空穴迁移率的两倍，即i n=2 i p。2)根据逻辑阈值与晶体管尺寸的关系Vm% Wp/Wn，在Vm较大的取值范围中，WpWn。21. 解：Kr=Kn/Kp=2.5CMOS 反相器的 Vol=0V , Voh=Vdd=3.3VVil=(2V os+Vtp-Vdd+K rVtn)/(1+K r)=0.57V out-0.71Vin = Vil 时，有 1/2Kn(Vil- Vtn) =Kp(Vdd- V il -|Vtp|)( Vdd - Vout) - 1/2( V DD

26、 - Vout)20.66 V outout -6.65=0解得：Vout =3.14V Vil=1.08VVih=Vdd+Vtp +Kr(2Vos +Vtn)/(1+Kr)=1.43 Vout+1.17Vin = Vih 时，有 Kn (V ih- Vtn) Vout- 1/2 Vout2=1/2Kp(Vdd-Vih-|Vtp|)2 2.61Vout2+6.94Vout-2.04=0解得：Vout=0.27V Vih=1.55V二 Vnml =V il-Vol=1.08VV nmh =V OH-V ih=1.75V22. 解：Kr= i nCox(W/L) n/i pCox (W/L) p=

27、1.6对于 CMOS 反相器而言，Vol=0V , Voh=Vdd=3.3VVil=(2V out+VTP-VDD+K rVtn)/(1+K r)=0.77V out-1.17当Vin = ViL时，NMOS饱和导通，PMOS非饱和导通由 Idsn = I DSP 得：1/2Kn(V il- Vtn) =Kp (Vdd- Vil -|Vtp|)( Vdd - Vout) - 1/2( Vdd - Vout)2.04 Vout2+8.30 V out -44.90=0解得：Vout =3.077V Vil=1.2V同理，Vih=Vdd+Vtp +Kr(2Vos +Vtn)/(1+Kr)=1.23

28、 Vout+1.37当Vin = V IH时，PMOS饱和导通，NMOS非饱和导通由 Idsn = I DSP 得：2 2Kn (Vih- Vtn) Vout- 1/2 Vout=1/2Kp(Vdd-V ih-|Vtp|) 5.53Vout2+24.62V out-6.15=0解得：Vut=0.24V Vih=1.66V该CMOS反相器的噪声容限：Vnml =Vil-Vol=1.2VVNMH =V OH-V IH=1.64V逻辑阈值：Vm=(Vdd+Vtp+Vtn .KR )/(1+ .KR )=1.48V23. 解：1) Vm=(V dd+Vtp+V tn . K r )/(1+ Kr )即

29、 1.4=(330.7+0.6 KR )/ (1+ KR )解得：Kr=2.25Kr =Kn/Kp=(nCoxWn/Ln)/ (pCoxWp/Lp)即 2.25=60Wn/25Wp/ Wn/Wp=0.93752) Vtn、Vtp在标称值有正负15%的变化则 VTNmin =0.51VVTNmax=0.69VVTPmin=-0.805VVTPmax=-0.595VV Mmin =(V DD+V TPmin+V TNmi-/K R )/(1+ . Kr )=1.304VVMmax=(V DD+V TPmax+V TNmax K R )/(1+ /K R )=1.496V VM: 1.3041.49

30、6V24. 答：有比反相器在输出低电平时，驱动管和负载管同时导通，其输出低电平由驱动管导通电阻和负载管导通电阻的分压决定。为保持足够低的低电平， 两个等效电阻应保持一定的比值。当驱动管为增强型 N沟MOSFET ,负载管为电阻或增强型 MOSFET或耗尽 型MOSFET时，即E/R反相器、E/E反相器、E/D反相器属于有比反相器。而无比反相器在输出低电平时，只有驱动管导通，负载管是截止的，理想情况下，输出低电平为0。当驱动管为增强型 N沟MOSFET，负载管为 P沟MOSFET时，即 CMOS反相器即属于无比反相器，具有理想的输入低电平0。25. 答：对于CMOS反相器，静态功耗是指当输入为0

31、或Vdd时，NMOS和PMOS总是一个导通、一个截止，没有从 Vdd到Vss的直流通路，也没有电流流入栅极，功耗几乎为0。动态功耗包括短路电流功耗和瞬态功耗。短路电流功耗是指输入由0跳变到1或由1跳变到0的瞬变过程中，NMOS和PMOS都导通，存在从 Vdd至U Vss的电流通路。 瞬态功耗是指电路开关动作时，对输出端负载电容进行充放电引起的功耗。26. 解：tftrtt图中，导通延迟时间为tpHL，截止延迟时间为tpLH延迟时间 tpd=(tpHL+tpLH)/2上升时间 tr=2CL/KNVDDKn=卩 nCox(W/L) N下降时间 tf =2Cl/KpVddKp=pCox(W/L) p

32、若希望tr=tf，则要求Wp=2Wn第6章CMOS静态逻辑门1. 解：A -Tl AVdd巴-BBFT Vdd2. 解：全加器的求和输出Sum和进位信号Carry表示为三个输入信号 A、B、C的函数:Sum=A B C=Carry(A+B+C)+ABCCarry=(A+B)C+ABVddCBAABCVddSum77773. 解：标准反相器的导电因子为Kn=Kp逻辑门 Kni=Kn2=Kn, Kpi=Kp2=Kp1) A=B=O时，上拉管的等效导电因子Keffp=Kp/22) A=0， B=1或A=1， B=0时，下拉管的等效导电因子Keffn=KN、3) A=B=1时，下拉管的等效导电因子Ke

33、ffn=2K n在最坏的工作条件下，即1)2)，应使Keffn=KN、= KN，Keffp = Kp/2= KpKn=Kp即 2 卩 nCox(W/L) n= pCox(W/L) p二 Wp/Wn=2n/p=5为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，要求P管的沟道长度比N管大5倍以上。B I DIX Z4. 解：标准反相器的导电因子为kn=kp逻辑门 Kn1 = K N2= Kn3 =K N4 = Kn , Kp1 = Kp2= Kp3 =K P4=Kp1) ABCD=0时，上拉管的等效导电因子Keffp= Kp2) A、B、C、D中有一个为1时，上拉管的等效导电因子

34、Keffp=2/3 K p3) A、B中有一个为1且C、D中有一个为1时，上拉管的等效导电因子Keffp=Kp/24) ABCD=1时，下拉管的等效导电因子Keffn= Kn5) AB、CD中有一个为1时，下拉管的等效导电因子Keffn=KN/2在最坏的工作条件下，即3) 5),应使Keffn=KN、/2=KN , Keffp=Kp/2= KpKn=Kp即卩 nCox(W/L) n=卩 pCox(W/L) pWp/Wn=n/ p=2.5要求P管的尺寸比N管大2.5倍以上。5. 答：CMOS静态逻辑门的功耗包括静态功耗和动态功耗。静态功耗几乎为0。但对于深亚微米器件，存在泄漏电流引起的功耗，此泄

35、漏电流包括栅极漏电流、亚阈值漏电流及漏极扩散结漏电流。动态功耗包括短路电流功耗，即切换电源时地线间的短路电流功耗和瞬态功耗，即电容充放电引起的功耗两部分。6. 答：电路的功耗主要由动态功耗决定，而动态功耗取决于负载电容、电源电压和时钟频率，所以减少负载电容，降低电源电压，降低开关活动性是有效降低电路功耗的方法。7. 解：r 1=(8 r 0+10/3 r cf)+ ( r 0 + r cf)=9 r 0 +13/3 r crr 2= (4 r 0 +2 r cf) + (2 r 0 +5/3 r cr) =6 r 0 +11/3 r cr 因而第二种组合逻辑速度更快。第7章传输门逻辑一、填空1

36、 写出传输门电路主要的三种类型和他们的缺点：(1) ，缺点：；(2) ，缺点：；(3) ，缺点：。答案：NMOS传输门，不能正确传输高电平，pMOS传输门，不能正确传输低电平，CMOS 传输门，电路规模较大。2 .传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入。答案：阈值损失，传输延迟，反相器。3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 答案：异或，加法器，多路选择器二、解答题1 分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。答案：根据真值表可知，电路实现的是电荷保持电路的功能。2. 根据下面的电路回答问题:AOUT=AB的与门

37、逻辑，方块标明的MOS管起到了L-T B分析电路，说明电路的 B区域完成的是什么功能，设计该部分电路是为了解决NMOS传输门电路的什么问题？答案：当传输高电平时，节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在 P1管上，P1管导通，n1的电位可以上升到 VDD。当传输低电 平时，节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。说明B部分电路具有电荷保持电路的功能。设计该部分电路是为了解决NMOS传输门电路由于阈值电压不能正确传输高电平的问题。3 .假定反向器在理想的Vd

38、d/2时转换，忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。传输晶依雀网客心L _ _ _ _ _ J(1 )电路的功能是什么？(2)说明电路的静态功耗是否为零，并解释原因。答案：(1)这个电路是一个 NAND门(2)当A=B= V DD,在节点x的电压为 Vx=VDD-Vt。这引起在传输晶体管驱动的反向器的静态功耗。4. 分析比较下面2种电路结构，说明图 1的工作原理，介绍它和图 2所示电路的相同点和 不同点。图1图2答案：S作为控制电压，由栅极输入。当S为高电平时，h可以正常传输，而I?不能穿过MOS单元。反之，当 S为低电平时，I2可以正常传输，而Ii不能。由此可以看出

39、，图 1电 路完成的是2输入选择器的功能。图1和图2都可以完成2输入选择器的功能。图 1需要7个晶体管单元，而图 2 需要14个晶体管单元。图1采用传输门结构明显缩小了电路的规模。5 根据下面的电路回答问题。B C已知电路B点的输入电压为2.5V, C点的输入电压为 0V。当A点的输入电压如图 a时, 画出X点和OUT点的波形，并以此说明 NMOS和PMOS传输门的特点。A点的输入波形答案:X点的输出波形OUT点的输出波形由此可以看出，NMOS传输门电路不能正确传输高电平，PMOS传输门电路不能正确传输低电平。6.写出逻辑表达式 C=A二B的真值表，并根据真值表画出基于传输门的电路原理图。 答

40、案：abc0000111011107. 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可 以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。图1图2答案:abc000011101110i abc |i 001 i_ JI 0 1一1o iI11 1i!oo Iii 1l!11 i图1完成的是异或逻辑，图 2完成的是同或逻辑。8. 分析下面的电路，根据真值表，判断电路实现的逻辑功能。BCL_L “OUT答案：根据真值表分析可知，电路实现的是OUT=ABC的功能。第8章动态逻辑电路一、填空1 对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电

41、源之间插入了栅控制极为时钟信号的 ，逻辑网与地之间插入了栅控制极为时钟信号的。答案：NMOS, PMOS, NOMS2.对于一个级联的多米诺逻辑电路， 在评估阶段：对PDN网只允许有 跳变，对PUN网只允许有 跳变，PDN与PDN相连或PUN与PUN相连时中间应接入 。答案：0 1 , 1 0 , 反相器、解答题1.分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为T/2。说明当输入产生一个 0-1转换时会发生什么问题 ？当1-0转换时会如何？如果这样，描 述会发生什么并在电路的某处插入一个反向器修正这个问题。答案：如果输入产生一个1-0转换时不存在问题，只要当赋值阶段开始时输入是稳

42、定的。然而，如果输入产生一个0-1转换，Outl将开始预充电到1，而在赋值阶段开始以后一段时 间变为0。在我们的例子中这个时间为T/2。这能够使下一个PDf在Outl变低前将Out2拉低,并且在Out2中引起误差。要解决这个问题，在PDf产生Out2前插入这个反向器。2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑电路的特点。图A答案：图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了 2个MOS管，图A使用了 4个MOS管，由此可以看出动 态组合逻辑电路的规模为静态电路的一半。图

43、B的逻辑功能部分全部使用 NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高 于静态电路。，说明3. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同其特点。答案：该电路可以完成 OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个 MOS管Mkp,这个MOS管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的 电荷泄漏的问题。4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，分析它的工作原理。答案：该电路可以完成 NAND逻辑。与一般动态组合逻辑电路相比，它增加了一

44、个MOS管Mkp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑 电路，在评估阶段，A= H ” B= L”,电荷被OUT处和A处的电荷分配，整体的阈值下降，可 能导致OUT的输出错误。该电路增加了一个MOS管Mkp，在预充电阶段，Mkp导通，对C点充电到Vdd。在评估阶段，Mkp截至，不影响电路的正常输出。5. 简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。 答案：动态组合逻辑电路中存在的常见的三种问题是电荷泄漏，电荷分配和时钟馈通。电荷泄漏产生的原因是与输出相连的MOS管的漏电流，导致输出的电压下降，可能造成输出电压的跳变， 形成错

45、误。解决办法是在电路中接入电荷保持电路，将输出拉回到高电平。电荷分配产生的原因是电路中某些节点导通时各处存在的电容之间电荷的再分配，会导致电路阈值下降，影响输入结果。解决办法是在电路中对中间节点进行预充电。时钟馈通产生的原因是预充电时时钟输入和动态输出节点的电容耦合引起的。它会导致COMS出现闩锁，影响输出结果。解决办法是在设计和布置动态电路版图时减少电容耦合 情况的发生。6. 分析下列电路的工作原理，画出输出端OUT的波形。答案：*OUT7. 结合下面电路，说明动态组合逻辑电路的工作原理。OUT答案：动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插

46、入的时钟信号 NMOS组成。当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。此时电路处于预充电阶段。当时钟信号为低电平时，PMOS截至，电路与Vdd的直接通路被切断。这时 NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。否则，输出 OUT仍保持原状态高电平不变。例如此电路，NMOS网构成逻辑网中A与C,或B与C同时导通时，可以构成输出 OUT到地的通路，将输出置为低电平。1.2.第9章触发器Ro3.4. 第三题的答案 把NMOS改成串联 PMOS改成并联既可5. 或非门与非门有高电平阈值损失 第一种加PMOS第二种加电荷保持电路没有有低电平阈值损失第一种加NMOS第二种加电荷保持电路答案关键在于 说明了 两反相器尺寸不同 大反相器 在发生变化的时候会强制写入 答案关键在于说明是正反馈的存储机理区别在于 动态存储需要 频繁的刷新 但是结构相对简单 集成度高。