altera-ddr2sdramip核参数设置及读写时序

1、1、Uniphy整体框图：2、存储控制器连接图PHY的时钟与复位信号1、pll_ref_clk ：PLL参考时钟输入。2、global_reset_n ：全局复位信号，对 PLL和 PHY里的所有逻辑单元进行复位。3、soft_reset_n: 软复位信号，对 phy 复位，不对 PLL复位。当 soft_reset_n 为低时，输出的 afi_reset_n 信号也为低。3、各个模块间的接口信号3、 1 控制器与用户接口间使用的 Avalon 相关信号线： 下表是本地接口信号，在 altera 例化的 IP核里，本地用户接口使用的是 avalon 总线 Local_addr：指的是用户接口端

2、的地址线，位宽计算方法如下：1 ） 当只使用 1pcs 外部存储器时：位宽 =bank 位宽 +行位宽 +列位宽 -1；2）当使用多片片外存储器时：位宽 =芯片位宽 +bank 位宽 +行位宽 +列位宽 -1； 计算位宽时减 1 是因为用户数据接口宽度是 memory 侧数据宽度的两倍（ memory 侧是在时钟的上升和下降沿都收发数据，而用户侧只在时钟的上升沿收发数据，假 如用户读写数据的时钟频率与 memory 侧的数据频率相同，那么，在时钟上升沿来 时，用户侧发送的数据位宽应是 memory 侧数据位宽的两倍） 。local_be：字节使能信号（用于向控制器写数据时） ，与 memory

3、 侧的 DM（ data mask ）信号作用一样， 比如， 当想使 local_data 的某 8 位数据无效， 将 local_be 的对应位置 0 即可。local_burstbegin ：本地突发开始信号，当 avalon 总线开始突发读写时，将此信 号置位 1。（使用条件： 本地接口是 avalon 总线， 且 memory 侧的突发长度大 于 2 ） local_size:本地突发长度，即连续读或写的 local_data 个数。长度不能超过 ddrip 核里配置的 maximum avalon- mm burst length 的长度。local_wdata: 本地写数据。loc

4、al_write_req: 写请求信号。 只有当 local_ready 信号为高时， 才能发起写请求。 local_rdata: 本地读数据。local_read_req: 读请求信号。只有当 local_ready 信号为高时，才能发起读请求。 local_rdata_valid: 本地读数据有效标志，当其为高时，表示此时local_rdata 数据有效。local_ready:为 1时表示此时控制器可以接受读写请求信号。local_refresh_req ：刷新控制器请求信号。local_refresh_ack ：刷新请求确认标志，表示一次刷新完成标志。 local_init_done:

5、 本地初始化 memory 完成标志。local_wdata_req: 写数据请求信号。在 avalon-mm 模式时不使用该信号。SigIlaI NameDireCtiOnDeSCriPtiOnIOCaIeaddrInPUtMemOry address at WhiCh the burst ShOUld start. The Width Of IhiS bus is SiZed USing Ihe follov/ing equation:FOr One ChiP SeleCtWidth bank bits row bits COIUmn bits-1FOr multiple ChiP sel

6、ects:Width ChiP bits + bank bits t row bits + COIUnIn bits -1The IeaSt SignifiCant b t (LSB) Ofthe COIUmn address On the memory Side is ignored, because Ihe IOCaI data Width is twice that Of the memory data bus VvidtKThe Order Of the address bits is Set in te Clear text Part Ot the MegaCOre function

7、 (auk_ddr.sdram.vhd). The Order is chips, bank, row, COlUmn but you Can Change it if requiredLOCaIebe InPUtByte enable SignaI. WhiCh you USe to mask Otf individual bytes during WriteSIOCaIebUrStbeginInPUtAVaIOn-MM burst begn strobe, WhiCh IndlCateS the beginning Of an AVaIOn MM burst. ThiS SignaliS

8、Only available When the IOCaI interface is an Avalon- MM interface and the memory burst Iength is greater than 2.IOCaIereadereqInPUtRead request SignaI.IOCalerefreShereqInPUtUSer COntrOlied refresh request. If USer COntroIled RefreSh is turned on,IOCaIrefreShereq becomes available and you are respon

9、sible for issuing sufficient refresh requests to meet the memory requirements. ThiS OPtiOn allows COmPlete COntrol OVer When refreshes are ISSUed to the memory including ganging together multiple refresh COmmands. RefreSh requests take PriOrity OVer read and Wrlte requests UnIeSS they are already be

10、ing PrOCeSSedSignaI NameDireCtiOnDeSCriPtiOnIOCaI-SiZe InPUtThe burst SiZe Of the requested access, WhiCh is encoded as a binary number. The COntrOlIer SUPPOnS maximum IOCai burst IengthS Of If 2, Or 4. for DDR SDRAM; and 2 for DDR2 SDRAM.YOU may request any SiZe UP to the maximum burst Iengthl SO f

11、or example if you ChOSe a memory burst Iength Of & the IOCaI burst SiZe IS 4 and ou may reQuest IOCaI bursts Of IefI(Jth 1.2.3 or 4. Similarly, if you ChOSe a memory burst Iength Of 4. the IOCaI burst Iength is 2 and you may request IoCaI bursts Of Iength 1 Or 2.If you ChoSe a memory burst Iength Of

12、 2 (IOeaI burst Iength Of 1), the IOCaIeSiZe U POrt is tied to 1 and is not visible On Ihe ntroiler interface. FOr all Other memory burst lengths. IOCal SiZe is available.IOCaleWdata InPutWrhe data bus. The Wdth Of IOCa 1 Wdata is twice that Of the memory data busIOCaIeWrite reqInPUtWrite request Si

13、gnaI.1OCaIeinit-doneOUtPUtMemOry initialization COmPIete Signall WhiCh is asserted OnCe the COntroller has COmPieted its InitlalIZatIOn Of the memory. Read and Write requests are StIII accepted before IOCaIeinitedOne IS asserted, however they are not issued to the memory Until It is Safe to do so.IO

14、CalMrdataOutPUtRead data bus. The Vndth Of IoCaI rdata is tv/ice that Ot te memory data bus.3、2controller 与 PHY 间的接口信号线时钟与复位信号afi_clk：AFI接口的所有数据变化都是与该时钟同步的。地址和控制信号写数据相关信号读数据相关信号afi 校准状态信号跟踪管理信号3、 3PHY 与外部 memory 间的接口信号线ddr_dq: 数据线接口，位宽是 local_wdata,local_rdata 的 1/2 （因为 memory 是双 边沿读写数据） 。ddr_dqs: 探

15、测 ddr_dq 上的数据信号。读操作时， ddr_dqs 边沿与读数据边沿对 齐；写操作时， ddr_dqs 边沿与写数据中间对齐。 clk_to_sdram,clk_to_sdram_n:memory 的差分时钟输入。ddr_a:memory 的地址总线。 ddr_ba:memory 的 bank 地址总线。 ddr_cas_n:memory 列地址有效信号。 ddr_cke:memory 的时钟使能信号。 ddr_cs_n:memory 的片选信号。ddr_dm:data mask 写数据到 memory 时， ddr_dq 上的数据是否屏蔽。 （ddr_dm 为 1时，对应 ddr_d

16、q 数据无效；为 0时数据有效 ）。ddr_odt:memory 内部终结电阻器控制信号。 （ memory 在内部集成了终结电阻， 以减少反射的干扰信号） ddr_cas_n:memory 行地址有效信号。 ddr_we_n:memory 写数据使能信号。4、ddr2sdram的 half-rate ，full-rate 读写时序。full-rate 时： afi_clk 与 mem_ck 频率相同 。 avl_data 数据位宽是 mem_data 的 2 倍half-rate 时： afi_clk 是 mem_ck 频率的一半 。 avl_data 数据位宽是 mem_data 的 4倍

17、4、 1full-rate ddr2 sdram write时序4、 2half-rate ddr2 sdram write时序4、 3 full-rate ddr2 sdram read 时序4、 4 half-rate ddr2 sdram read 时序5、 altera 例化 ddr2 sdramip核参数设置首先肯定是在 quartusii 里新建一个工程，然后选择 tools-Megawizard Plug-in Manager 选择创建一个新的 IP 核，然后在 interface-external memory 里找到 ddr2 sdram 选中，命名。 然后点击 next 就

18、出来 ddr2 ip 核的配置界面。fpga 芯片选用的是 Cyclone V :5CEFA5F23C8。速度等级是 85.1 Interface Type勾选此项表示使能硬核外部存储器接口。不勾选表示用逻辑单元去生成 ddr2 ip 核。 硬核与软核的区别。1、硬核是固化在 FPGA内部的专用硬件电路，而软核是用逻辑单元去构建的；1、 硬核的可工作频率比软核更高；2、 硬核的外接 memory 引脚只能用指定的引脚，而软核可以自己指定。5.2 PHY SettingsSpeed_Grade: 8 (fpga 芯片选用的是 Cyclone V :5CEFA5F23C8。速度等级是 8。 Gen

19、erate phy only ： 勾选此选项的话，就只会生成 PHY模块，不会生成控制模块。 Memory clock frequency :memory 工作的时钟频率，此值不能超过 minfpga 芯片指 定的工作频率， Memory device speed grade 。本工程中设置的 Memory clock frequency 为 200Mhz 。PLL reference clock frequency: 25 Mhz 给 IP 核锁相环输入的时钟频率。Rate on Avalon-MM interface: 有 Half 和 Full 两个选项。 Half ：指本地用户接口的时

20、 钟频率 afi_clk 为 memory 侧时钟的 1/2 。 Full:则本地用户接口的时钟频率afi_clk与 memory 侧时钟频率相同。Advanced PHY SettingsPLL,DLL,OCT sharing mode 设置其 PLL,DLL,OCT是否输出给其他的 UniPHY 模块使用。Enable AFI half rate clock： 表示使能输出 AFI half rate clock ，频率为 AFI rate clock 的 一半5、 2 Memory ParametersMemory 的参数设置，根据 memory 的 datasheet 设置。Memor

21、y vendor ：选择 memory 的器件厂家，本工程选择 MicronMemory format ：选择 memory 的形式 , 本工程选择 Discrete deviceDiscrete device: 分立器件。就是单片的 memoryDIMM ： Dual-Inline-Memory-Modules, 即双列直插式存储模块。Unbuffered DIMM: 不带缓存的内存，也就是说在内存条PCB上没有缓存（ buffer ）或寄存器（ register ）的内存条。这类内存条主要定位于桌面PC市场，是我们常见的低价内存模组。 它的主要工作原理是所有的信号都是从内存控制器直通到 D

22、RAM 芯片颗粒上， 信号传输延迟小性能较高。 但也正是这个原因 Unbuffered DIMM 并不 如带寄存器的内存模组工作稳定，因而 Unbuffered DIMM 一般不在服务器上应用， 可以应用在要求不高的桌面 PC上。Registered DIMM:最常见的内存模块类型。 RDIMM 使用寄存器，从电力上将内存模 块从剩余主板中隔离出来。 积极的一方面是， 只需更少的电力负载支持， 系统能够 填充更多 RDIMM ，支撑内存容量。不好的是缓冲组件增加了对内存转换的延迟， 稍微降低了性能并增加了能耗需求。Memory device speed grade : memory 的速度等级

23、，根据 memory 手册选择，本工 程选 333.333MhzTotal Interface width :memroy 数据总线（ DQ）的宽度 , 本工程选择 16 位宽。DQ/DQS group size:指每一组 DQS对应的 DQ 位宽。自动生成位 8Number of DQS groups:DQS 的组数，自动生成为 2Number of chip selects: memory 芯片的个数本工程用了 1pcsmemroy ，选择 1Number of clocks :memory 使用的时钟个数。本工程为 1。Row address width :memory 的行地址宽度，本

24、工程为 13。Column address width :memory 的列地址宽度，本工程为 10。Bank-addres width: memory 的 bank 宽度。Enable DM pins ：使能 memory 的 DM ( data mask ) pins 。DQS # Enable:使能 DQS(DQ strobe)引脚。Burst length: 设置 memory 的突发长度，即 memory 一次读写的数据( DQ)个数。Read Burst Type:设置突发读的方式一般都是用 Sequential 。Sequential ：顺序读，即给一个初始地址， 读的下一个数据

25、的地址就是初始地址 +1。Interleaved ：交叉模式。下面截图是美光 ddr2 spec 里 Interleaved 的工作模式。DLL precharge power down: DLL在预充电下电时， DDL选择“ fast exit”or “slow txit 选择默认 fast exit 。Memory CAS latency setting: 指设置 CAS(列地址选通脉冲) 潜伏周期， 从 CAS与读 取命令发出到第一个数据输出的时间。从 memory datasheet 查找，本处为 4。Output drive strength setting: 输出驱动阻抗设置，选择

26、默认的 full 。Memory additive CAS latency setting: 选择默认设置 0。ODT setting: 终结电阻值设置。SRT Enable刷: 新速率设置。 0到 85时选择 1x refresh rate ，大于 85 选 2X；此 处选择 1X。5、 3 Memory Timing该部分主要是设置 memory 的一些时序参数，具体参数值可以查询 memory 对应的 datasheet 。或者从下图的 Preset 里选择对应你使用的 memory 器件型号，双击就会设置好 memorytiming 里的参数。面几个截图就是从美光 memory 型号

27、MICRON MT47H64M16HR-3IT 里边查找到的时序参数。tRP=15ns tRCD=15ns, tRRD=10ns tRFC=127.5nstDQSCK=400ps tDQSS=0.25cycle tDQSH=0.35 cycle tDSS=0.2 cycle tDSH=0.2 cycletDQSQ=240pstQHS=340ps tDSb=100ps tDHb=175pstISb=200pstIHb=275pstRAS=40pstFAW=50pstRTP=7.5ps （因为 tCK=3.75，所有 tRTP=2cycle） tWR=15pstWTR=7.5nstMRD=2 cy

28、cletRFC=127.5nsTREFIIT=3.9usTinit=200us 初始化时间，从 datasheet 里的初始化时序图上得出。5、 4 Board SettingPcb 板仿真参数设置，主要是与 PCB板上走线一些时序相关设置。采用默认的设置即可。5、 5 Controller Settings该部分是设置用户接口侧（一般都是 AVALON-MM 总线接口）一些相关的参数。Generate power -of-2 data bus width for Qsys or SOPC BuillderGenetate SOPC Builder compatible resets 上面这两个选项是在用 SOPC时需勾选的，此处设置不用勾选。Maximum Avalon-MM burst length :设置 Avalon-MM 的最大突发长度。 即用户接口侧你一 次能连续读写的最大长度（此处的 4是指 4个 64位宽的 data）。Enable A