K12第5章中央处理器2

1、第5章 中央处理器（CPU）1第5章 中央处理器（CPU）5.1 控制器的基本概念5.2 时序系统与控制方式5.3 指令的执行过程5.4 微程序控制原理5.5 微程序设计举例5.6 硬布线控制器5.7 流水线处理技术第5章 中央处理器（CPU）25.5 微程序设计举例5.5.1 系统构成5.5.2 微指令格式5.5.3 微程序流程第5章 中央处理器（CPU）35.5.1 系统构成第5章 中央处理器（CPU）4第5章 中央处理器（CPU）5第5章 中央处理器（CPU）6n选用了4片Am2901芯片实现的接收内部总线IB送来的16位数据运算结果送到地址寄存器AR经过2个8位的开关门电路送到内部中线

2、IB运算结果的状态信息送到标志寄存器FLAG，FLAG的输出可以经过一个8位的开关门送到内部总线IB。1）运算器第5章 中央处理器（CPU）7第5章 中央处理器（CPU）8n微程序的和组合逻辑的两种控制器主要线路都集中到一片高集成度MACH器件中实现。n在MACH芯片之外，有一片Am2910芯片作为微程序定序器的， 2片8位的寄存器用作指令寄存器IR。n指令寄存器接收从内存读出并传送到内部总线IB的指令，其全部16位输出送到MACH芯片的输入引脚，其低8位内容还要经一个开关门送到内部总线IB。n微指令字中的32位微命令和组合逻辑控制器的32位控制信号完全相同。2）控制器第5章 中央处理器（CP

3、U）9第5章 中央处理器（CPU）10n2片8KB的EEPROM芯片58C65组成8KW ROM区，地址范围： 01FFFH，固化监控程序n 2片2KB的SRAM芯片6116 组成2KW RAM区，地址范围： 2000H27FFH ，保存用户程序和用户数据，其高端的一些单元作为监控程序的数据区n用于完成扩展内存实验的第二组ROM区，地址范围由用户选择。n2路串行接口（INTEL 8251），以支持接入PC机作为教学计算机的仿真终端完成输入输出操作；第一个串口的端口地址分配为80h/81h，第二个串口的端口地址可以由用户选择。作为扩展实验内容，也可以通过在一个40芯的器件插座上插上其他标准接口线

4、路（例如INTEL的8255、8253等）并适当接线，完成常用接口线路的输入输出操作。3）主存及I/O接口第5章 中央处理器（CPU）11第5章 中央处理器（CPU）125.5.2 微指令格式微指令字长48位：顺序控制字段16位、操作控制字段32位。B47B46B45B44B43B42B41B408位下址字段B39B38B37B36B35B34B33B32Am2910命令码CI3-CI0SCC给出2910的/CC的选择码第5章 中央处理器（CPU）13B31B30B29B28B27B26B25B24 MRWI2 I1 I0I8I7B23B22B21B20B19B18B17B16I6I5 I4

5、I3B口地址B15B14B13B12B11B10B9B8A口地址SSTB7B6B5B4B3B2B1B0SSHSCI DC1DC2第5章 中央处理器（CPU）142910的/CC的选择码第5章 中央处理器（CPU）15存储器和I/O接口控制A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位机短接16位机断开A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDGND2 21 24 25 31019 22 23 182 21 24 2

6、5 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0

7、BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/RTOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/INTR/DI/INTN/EI32113141545671211123456

8、1514131211109712456151413121110971514131211109715141312111097123456123456Q3Q2Q1Q0P3P2P1P0CLKLoadCLRTPVCCGNDVCCR1outR1inT1outT1inR2inT2outT2inR2out串口213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDDC/CSRESETWRDC/CLKTxC RxCRxD.153.6KHz1.8432MHz1.8432MHz/WR/RDCSCTSRTS/RESET13102120925172381 28 27193

9、1112A0IRH0MicroPMACH_8251/CSI/O地址译码器808FD7D0RDRESETWRCLKTxC RxCTxDRxDA0P1P0INTE/INT/INTR/INTN/EI/DICK1RESETIBH3IBH2/GIRDC23S2 R2S1 R1S0 R0CK1IBHIBLD7 D0Q7 Q0用于置中断向量的3 排插针Q7 Q0D7 D4P1P0GNDD3D0串口11718192011178110111519172342 34 56 7中断源2中断源1中断源0DBHABH、ABL内存地址译码器20003FFF内存地址译码器00002FFF18 17 14 13 8 7 4

10、319 16 15 129 6 5 219 16 15 129 6 5 218 17 14 138743DC3 139DC4 138DC5 138A11ROML 28C64ExtROML 28C64RAML 6116ROMH 28C64272027202118272027202118ExtROMH 28C64RAMH 6116DC1 138DC2 138MAX202161COM2 8251COM1 8251INTP GALINTS GALINTVTH 374INTVTL 37456910图3-6 存储器、接口、中断线路逻辑图111496311072/OE11CLKCLK/OE1111CKCK/

11、INTVL/INTVH第5章 中央处理器（CPU）16ALU完成功能需要的控制信号n数据来源（ I2 I1 I0 ）n功能代码（ I5 I4 I3 ）n结果去向（ I8 I7 I6 ）nA口地址nB口地址n最低位进位控制信号（SCi）n状态寄存器接收信号（SST）n移位控制信号（SSH）第5章 中央处理器（CPU）170,1,RAM0Q0,RAM15 16位的位的 运算器运算器16 位机的运算器的完整组成位机的运算器的完整组成 四位标志位四位标志位GAL1右移输入信号右移输入信号GAL3 SST左移输入信号左移输入信号GAL3 最低位进位最低位进位 GAL3CZVSCyF=0OVRF15来自内

12、部总线来自内部总线 IBSSHSSHSCi运算功能码运算功能码右移控制右移控制左移控制左移控制RAM15Q15RAM0Q00CQ15/F150CCyRAM001C/C方波方波Y150D150B口口A口口 I8I0Cin第5章 中央处理器（CPU）18第5章 中央处理器（CPU）19ALU可完成的功能nADD R0, R1; nSUB R0, R1? nINC R0 ?nMOV R1, 1 ; ADD R0, R1nDEC R0 ?nADC R0 ?nSBB R0, R1R0+/R1+1(C)R0+0+1(C)R0+/0+0(C)R0+R1+0(C)R0+0+ CR0+/R1+C第5章 中央处理

13、器（CPU）20ALU最低位进位信号最低位进位信号最低位进位最低位进位Cin 控制码控制码SCI 应用场合举例应用场合举例 0 00 ADD DEC 1 01 SUB INC C 10 ADC SBB 最低位进位信号由最低位进位信号由 SCi 编码决定编码决定第5章 中央处理器（CPU）21DC1、DC2字段A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位机短接16位机断开A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDG

14、ND2 21 24 25 31019 22 23 182 21 24 25 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG1

15、2AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/RTOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/IN

16、TR/DI/INTN/EI321131415456712111234561514131211109712456151413121110971514131211109715141312111097123456123456Q3Q2Q1Q0P3P2P1P0CLKLoadCLRTPVCCGNDVCCR1outR1inT1outT1inR2inT2outT2inR2out串口213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDDC/CSRESETWRDC/CLKTxC RxCRxD.153.6KHz1.8432MHz1.8432MHz/WR/RDCSCT

17、SRTS/RESET13102120925172381 28 271931112A0IRH0MicroPMACH_8251/CSI/O地址译码器808FD7D0RDRESETWRCLKTxC RxCTxDRxDA0P1P0INTE/INT/INTR/INTN/EI/DICK1RESETIBH3IBH2/GIRDC23S2 R2S1 R1S0 R0CK1IBHIBLD7 D0Q7 Q0用于置中断向量的3 排插针Q7 Q0D7 D4P1 P0 GNDD3D0串口11718192011178110111519172342 34 56 7中断源2中断源1中断源0DBHABH、 ABL内存地址译码器20

18、003FFF内存地址译码器00002FFF18 17 14 13 8 7 4 319 16 15 129 6 5 219 16 15 129 6 5 218 17 14 13874 3DC3 139DC4 138DC5 138A11ROML 28C64ExtROML 28C64RAML 6116ROMH 28C64272027202118272027202118ExtROMH 28C64RAMH 6116DC1 138DC2 138MAX202161COM2 8251COM1 8251INTP GALINTS GALINTVTH 374INTVTL 37456910图3-6 存储器、接口、中断

19、线路逻辑图111496311072/OE11CLKCLK/OE1111CKCK/INTVL/INTVH第5章 中央处理器（CPU）225.5.3 微程序流程1）基本指令第5章 中央处理器（CPU）232）扩展指令第5章 中央处理器（CPU）245.6 硬布线控制器5.6.1 硬布线控制器与微程序控制器的比较5.6.2 硬布线控制器设计步骤第5章 中央处理器（CPU）25n共同点基本功能都是依据当前正在执行的指令和它所处的执行步骤，形成并提供处在这一时刻整机各部件所需要的控制信号。组成部分都有程序计数器PC，指令寄存器IR，时序电路。都分成几个执行步骤完成每一条指令的具体功能。5.6.1 硬布线

20、控制器与微程序控制器的比较第5章 中央处理器（CPU）26n不同点指令执行步骤的控制方法不同硬布线控制器是用节拍发生器指明指令执行步骤（机器周期、节拍、工作脉冲）微程序控制器是通过微指令地址的衔接区分指令执行步骤（微周期）提供微操作控制信号的方案不同硬布线控制器是用组合逻辑门电路直接提供控制计算机各功能部件协同运行所需的控制信号微程序控制器控制信号是以微程序的方式存放在控制存储器中， 控制信号从控制存储器中读出，并经过一个微指令寄存器送到被控制部件。第5章 中央处理器（CPU）27硬布线控制器微程序控制器结构不规整、设计与实现复杂结构规整、设计与实现简单不易修改和扩充可修改性，易于实现系列产品

21、运行速度快运行速度慢特点比较第5章 中央处理器（CPU）285.6.2 硬布线控制器设计步骤1）时序系统2）拟定指令流程（以机器周期为线索、以指令为线索）3）列出微操作时间表(电位型微命令、脉冲型微命令）4）综合分析，归纳出产生每个微命令的条件，写出每个微命令的逻辑表达式，并进行化简。5）实现电路第5章 中央处理器（CPU）295.7 流水线处理技术n对于指令的执行，CPU可有三种控制方式：顺序方式、重叠方式及流水线方式。5.7.1 重叠控制和先行控制5.7.2 流水线工作原理第5章 中央处理器（CPU）305.7.1 重叠控制和先行控制1）顺序执行和重叠控制（1）顺序执行n顺序执行方式是指各

22、指令间顺序串行执行，执行完第k条指令后，方可取出第k+1条指令分析、执行。nT=3nt，T=（t取指+t分析+t执行）取指K分析K执行K取指K+1分析K+1执行K+1第5章 中央处理器（CPU）31（2）重叠控制一次重叠n一次重叠执行方式是把执行第k条指令与取第k+1条指令同时进行。n T=（2*n+1）t 取指K分析K执行K取指K+1分析K+1执行K+1取指K+2分析K+2执行K+2第5章 中央处理器（CPU）32二次重叠n二次重叠执行方式是把取第k+1条指令提前到与分析第k条指令同时进行，分析第k+1条指令与执行第k条指令同时进行。nT=（n+2）t取指K分析K执行K取指K+1分析K+1执

23、行K+1取指K+2分析K+2执行K+2第5章 中央处理器（CPU）33n二次重叠执行方式必须有独立的取指部件、指令分析部件和指令执行部件。n解决访问内存冲突一般采用三种方法：设置彼此独立编址的指令存储器和数据存储器，并规定执行指令的结果只写到通用寄存器。采用多体交叉存储结构，一个读周期同时可以访问多个存储单元。采用先行控制技术，进行指令预取。第5章 中央处理器（CPU）342）先行控制n在CPU内部设置指令队列缓冲器及相应的预取指令计数器、队列控制逻辑等，就可以预先将内存中的指令取到队列缓冲器中，这样“取指k+1”只需将第k+1条指令由指令队列缓冲器取到指令分析部件，无需访问内存。n指令预取得

24、以实现的原因是指令的执行阶段比分析阶段运行使用的时间长，在执行k和分析k+1同时进行时，当k+1已分析完成，k执行还未完成，此时若存储器空闲，就可进行指令的预取。第5章 中央处理器（CPU）35n在先行控制下的一次重叠执行方式是把一条指令的执行过程分为“分析”和“执行”二个子过程。nT=t分析1+MAXt分析i +t执行i-1+t执行n （i=2n）执行K分析K+1分析K执行K+1分析K+2执行K+2t1t2第5章 中央处理器（CPU）36n使各阶段的专用控制部件不间断的工作。T=t分析1+t执行i （i=1n）执行K分析K+1分析K执行K+1分析K+2执行K+2分析K+2第5章 中央处理器（

25、CPU）375.7.2 流水线工作原理1）流水线概念n流水线技术是将一个重复的处理过程分解为m个复杂程度大致相同，处理时间大致相同的子过程，每一个子过程由一个独立的功能部件完成。处理对象在实现各子过程的功能部件连成的通路上连续流动，在同一时间，m个部件同时进行不同的操作完成对不同的指令或数据，不同子过程的处理。这种并行处理是通过各功能部件在时间上的重叠实现的。第5章 中央处理器（CPU）38n流水线方式与顺序工作方式相比，硬件设备增加量少，只是将完成各子过程的功能部件分开，但效率却相当于m套顺序处理设备的并行工作结果。第5章 中央处理器（CPU）39n如果将一条指令的执行过程分解为取指令、指令

26、译码、取操作数和执行四个子过程，每一过程对应的部件的输出端皆有一个锁存器，使对应的四个部件相互独立工作。n设各部件的执行时间分别为t1、t2、t3、t4，且t1=t2=t3=t4=t，则执行指令的速度是顺序执行的4倍。第5章 中央处理器（CPU）40时空图若部件并行工作，可采用时空图描述。横坐标表示时间，也就是输入到流水线中各个任务在流水线中所经过的时间，当各任务执行时间都相等时，横坐标被分割成相等长度的时间段纵坐标表示空间，也就是流水线的各个子过程(也称为功能段)。第5章 中央处理器（CPU）412）流水线分类（1）按照流水线使用的级别分类n一个计算机系统可以在不同的并行等级上采用流水线技术

27、 功能部件级 (运算操作流水线)指令级 (指令流水线)处理器级-又称为宏流水线，是指程序步骤的并行。第5章 中央处理器（CPU）42指令流水线是一种将每条指令分解为多个子过程，并让各子过程操作重叠，从而实现n条指令并行处理的技术。例如：80486CPU PF预取级D1译码级D2译码级EX执行级WB写回级第5章 中央处理器（CPU）43运算操作流水线在指令流水线的每一个部件内部还可以采用流水线来实现。例如：浮点加法器流水线第5章 中央处理器（CPU）44（2）按照功能分类n单功能流水线:只能完成一种固定的功能。实现多种不同功能，可采用多条单功能流水线。 n多功能流水线多功能流水线是指流水线的各段

28、可以进行不同的连接，在不同时间内或在同一时间内，通过不同连接方式实现不同的功能。第5章 中央处理器（CPU）45（3）按工作方式分类n静态流水线在某一时刻，只允许一个功能通过流水线单功能流水线一定是静态流水线静态多功能流水线从一种功能方式变为另一种，需要先排空流水线。n动态流水线允许几个功能同时通过流水线。动态流水线一定是多功能流水线。第5章 中央处理器（CPU）46（4）按流水线结构分类n线性流水线设过程T被分成m个子过程，可表达为：T=T1，T2，Tm，各子过程之间有一定的优先关系：若ij，则必须在Ti完成以后，Tj才能开始执行。具有这样线性优先关系的流水线称为线性流水线。n非线性流水线除

29、有串行连接的通路外，还有反馈回路，某些功能段要反复多次使用。第5章 中央处理器（CPU）473）衡量流水线性能的主要参数吞吐率、加速比、效率 （1）吞吐率TPn吞吐率是指单位时间内流水线所完成的任务数量或输出的结果数量。 n： 任务数 Tn：完成n个任务所需的时间。第5章 中央处理器（CPU）48n若流水线包括m个子过程，其中第i个子过程流过对应功能部件的时间为ti实际吞吐率最大吞吐率1第5章 中央处理器（CPU）49n当流水线中各功能段的执行时间不完全相等时，吞吐率主要是由流水线中执行时间最长的那个功能段来决定，这个功能段就成了整个流水线的“瓶颈”。n解决瓶颈问题：采取将“瓶颈”部分再细分重复设置瓶颈段，使多个瓶颈段并行工作第5章 中央处理器（CPU）50n设流水线中各功能段的执行时间相等皆为t最大吞吐率TPmax=1/t实际吞吐率TP=n / mt+（n-1）t = TPmax / 1 + （m 1）/ n 第5章 中央处理器（CPU）51（2）加速比Sn加速比是指顺序方式完成n个任务所需的时间与采用流水方式后完成n个任务所需的时间之比。n设流水线包括m个子过程，且各子过程的执行时间相等，皆为t，则：S 顺序