实验三+3-8译码器仿真及实现

1、实验三 3-8 译码器仿真及实现学号：日期：姓名：班级：一、实验目的和要求本次实验使用Verilog硬件描述语言在DE併发平台上设计一个基本组合逻辑电路3-8译码器，并完成功能仿真和时序仿真。二、实验环境1、 PC机，Pentium 4 2.0G 以上，内存 1G以上，硬盘 500G以上，1024 X 768彩显，USB 接口，网络接口，串口。2、友晶 DE1 开发板和相关配件。3、软件： Windows XP 或者 Windows 7 操作系统， DE1 配套光盘。三、实验内容1 、编写 3-8 的 Verilog 程序。2、构建仿真波形文件，实现 QuartusII 的功能仿真和时序仿真。

2、3、下载设计到 DE1,观察译码输出。四、实验步骤1 、建立 Quartus 工程：1) 打开 Quartus II 工作环境。2) 点击菜单项 File-New Project Wizard 帮助新建工程。3) 输入工程目录 、工程文件名以及顶层实体名。自己起名字，例如学号加38等。注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同， 默认的顶层实体名与 工程文件名相同，本类实验均采用这种命名方法以便于管理。不要使用 Quartus II 的根目录作为工程目录。4) 添加设计文件。如果用户之前已经有设计文件(比如.v 文件)。那么直接添加相 应文件，如果没有完成的设计文件，点击 Nex

3、t 之后添加并且编辑新的设计文件。 选择设计所用器件。由于本次实验使用Altera 公司提供的 DE1 开发板，用户 必须选择与之相对应的 FPGA器件型号，如下图：S elect Ihe farnily rid device you 呷冃rt to target for Gompilation.Device lamilpFamily: |Cyclone II |Devices:AllShtwj in Available devas bstShcivj in Available deles bstF _r_Package:FBSA tPin count:Sp&ad giader aiget d

4、evice- Auto device selected 凶 Hie Fitter(* Specific device selected in Available deveas駆tC Other: n/aShew advanced devicesr厂 Haid匚opp comptible dnlyName| Cote y.| LEsUser 1/Memor.Embed.PLLEF2C15AF4S4C71.2V1444S315239516524| EF2C2QF4S4C71,2V187H315233 S16524EPQC3EF4Q4C71.2V33216322433340704EP2C50F4S4

5、C7T2V50529294594W1724Device and Pin Options.Available devices：6） 设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。本次实验中不使用这些工具，因此点击Next直接跳过设置。7） 查看新建工程总结。在基本设计完成后，Quartus II会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建。8） 培养良好的文件布局。 Quartus II默认把所有编译结果放在工程的根目录，为了让 Quartus II像Visual Studio 等IDE 一样把编译结果放在一个单独的目录中，需要指

6、定编译结果输出路径。点击菜单项 Assignments-Device ，选中 Compilation Process Settings 选项卡，勾 上右边的 Save Project output files in specified directory，输入路径（一般为根目录下建立的 debug 或者 release 子目录）。2、使用Verilog HDL 完成硬件设计添加所需设计文件。本次实验通过Verilog HDL来描述所设计的硬件，因此要添加Verilog设计文件到工程文件中去。1） 点击菜单项File-New、点击图标或者使用快捷键Ctrl+N 新建一个设计文件，选 择 Veri

7、log HDL File ，点 OK2） 输入硬件描述。Quartus II环境提供的文本编辑器中输入用户设计的硬件描述语言，在本次实验设计的是开关状态通过LED反映出来，输入代码如下。the 3W awizches ta rhe LED良 lightss甘丄tches/ LED Red9:OJ1/ Simple module hat connects23 module DECODE_3_S (SVtF LEDRJ ; input2:0SW; / toggle4oupit 7 : 2LSDR：7reg 7:01EDR;H always (5WJbeginBIScasefSW)93bODO:LE

8、DSbQOOO_OQOL；103b001：LEDR=3 bQOg2ooio；11mibcuo：T.EDD=S tiOQOO_Q：QO；123bOll;LEDR=3,bODODJ10QO;133td.OO:LEDRSbOOOloooo；143MOl :LEDR8 bOOlO2oooo；15LEBbDlOQQOOO；abin：LEDR=91&100QQOQO；17endcseIBend19匕：保存文件时注意和模块名相同。3）全编译文件。点击菜单项Processing-start compilation 、点击图标或使用 CTRL+L 执行全编译。4） 配置引脚。本实验还是利用DE1光盘中默认的引脚

9、配置文件。该文件名为DE1_p in _assig nmen ts.csv ，导入该文件。5）点击Pin Planner图标，查看引脚分配状况。lop View - Wire BondCyclone II - EP2C20F484C7=3ftoo 口 疔6QEVS 喏 0。6-.拖= -eoQ 乜 A.4-啊 0- - A-.韜e*,. co,“ JA4?.-.ce7 . “一& ipk J垦w.etvAJ#。： v.;4ll .0OVAM4- ( I 1X1:-:floftQ4Q孕.材 oftTAe* . H-4D0S46 0s/ - 。貫-*-!-eo.:;不400OQ C0 Ak 90

10、oa A Ye.ea e II曲 mDoo.一A .,零瞪ft -VTElaKiandB&NE3.Z-VLtfTTLM_N.LL36start compilation、或点击图标或使用CTRL+L执行全编译，生成 sof目标文件，注意观察警告或错误信息。3、构建波形文件为了检查设计是否在理论上达到预期功能，要进行仿真，不考虑实际物理特性的是功能仿真，考虑实际时序特性的就是时序仿真了。首先要创建仿真输入波形文件。仿真时需要对顶层实体的输入管脚提供激励信号，在 Quartus软件中可以通过波形文件方便的输入。1）点击菜单项 File-New-VectorWaveform File2）添加信号结点。

11、在空波形文件中点击右键，进行选择。电 Counter.* Cwnpilation Report - Aaw Summc17.525 nsPointer：Intervaoi_rVfilue at17.53 nsb := min miarnMaster Time Bar*CutCtrl+XCopxCtrl+CDtltteDel2*oniShow All Hiidn Nod|Ins +Inzsrt or Bus.Ins artEivi dsr3）自己摸索波形面板和信号右键功能，最终构造如下图所示波形:asMaster Timo Do10.95 mPointer-2.0nIntcrvd:4、仿真点击设置图标，在simulator sett ing中选取仿真类型，依次进行功能仿真和时序仿真,注意功能仿真前要在Processing菜单中创建功能仿真网表文件。截取两种仿真结果图片，粘贴在以下位置。5、下载到 DE1将设计下载在 FPGA 中。