第四章存贮器

1、Thursday, August 05, 2021 1 Thursday, August 05, 2021 2静态RAM动态RAMMOS型双极型不可编程掩膜ROM可编程ROM可擦除、可再编程ROM紫外线擦除的EPROM电擦除的E2PROM随机读写存储器RAM只读存储器ROM半导体存储器第一节第一节 概概 述述 一一 半导体存储器的分类半导体存储器的分类Thursday, August 05, 2021 36.1.2 6.1.2 半导体存储器的主要技术指标半导体存储器的主要技术指标 1速度指标：存取时间和存储周期 存取时间是指从启动一次读出或写入操作到完成该操作所需要的时间，一般为几百纳秒。存储

2、周期是指连续启动两次独立的操作所需的最小间隔时间。可知，存储周期略大于存取时间。 2存储容量：存储器所能存储的二进制信息总数。 有3种表示法： 所能存储的总字数。 字数字长存储元数,即可存储二进制信息的总位数。 能存储字节的总数。Thursday, August 05, 2021 4 3可靠性 可靠性一般是指外界电磁场干扰及温度的变化对存储器的影响。半导体存储器受温度影响较小。 4功耗与集成度 目前，半导体存储器多采用NMOS工艺制作，其功耗较低，典型值约为0.1mW/位。若采用CMOS工艺制作，每位功耗可降低到微瓦特数量级，集成度更高。 5存储周期 连续启动两次独立的存储器操作(如连续两次读

3、操作)所需要的最短间隔时间称为存储周期。它是衡量主存储器工作速度的重要指标。一般情况下，存储周期略大于存取时间。 6功耗 功耗反映了存储器耗电的多少，同时也反映了其发热的程度。Thursday, August 05, 2021 5 第二节第二节 随机读写存储器（随机读写存储器（RAMRAM）一、 静态RAM（SRAM） 1基本存储电路 六管静态RAM存储电路Thursday, August 05, 2021 6 该电路通常由如图6-1所示的6个MOS管组成。 在此电路中，T1T4管组成双稳态触发器，T1、T2为放大管，T3、T4为负载管。若T1截止，则A点为高电平，使T2导通，于是B点为低电平

4、，保证T1截止。同样，T1导通而T2截止，这是另一个稳定状态。因此，可用T1管的两种状态表示“1”或“0”。由此可知，SRAM保存信息的特点是与这个双稳态触发器的稳定状态密切相关的。显然，仅仅能保持这两个状态还是不够的，还要对状态进行控制，于是加上了控制管T5、T6。Thursday, August 05, 2021 7 2芯片结构 静态RAM内部是由很多如图6-1所示的基本存储电路组成的。容量为单元数与数据线位数之乘积。为了选中某一个单元，往往利用矩阵式排列的地址译码电路。例如，1 KB单元的内存需10根地址线，其中5根用于行译码，另5根用于列译码，译码后在芯片内部排列成32条行选择线和32

5、条列选择线，这样可选中1024个单元中的任何一个。而每一个单元的基本存储电路个数与数据线位数相同。Thursday, August 05, 2021 8 常用的典型SRAM芯片Intel 6116的引脚及功能框图如图6-2所示。 6116芯片的容量为2K8位，有2048个存储单元，需11根地址线，7根用于行地址译码输入，4根用于列地址译码输入，每条列线控制8位，从而形成了128128个存储阵列，即存储体中有16384个存储元。6116的控制线有3条：片选、输出允许和读/写控制。Thursday, August 05, 2021 9 6116引脚和功能框图Thursday, August 05,

6、 2021 10二、 动态RAM（DRAM） 在DRAM中，存储信息的基本电路可以采用四管电路、三管电路和单管电路。由于基本电路使用的元件数目减少，因而集成度可进一步提高。目前多利用单管电路来作为存储器基本电路。 1单管动态基本存储电路Thursday, August 05, 2021 11 单管动态基本存储电路中，数据信息存储在电容C1上。C1是MOS管栅极与衬底之间的分布电容。若C1上存有电荷，表示信息为“1”，否则为“0”。而由三管或四管组成的一个基本存储电路，也是靠MOS管栅极与衬底之间分布电容来记忆信息的。虽然MOS管是高阻器件，漏电流小，但漏电流总还是存在的，因此C1上的电荷经一段

7、时间就会泄放掉（一般约为几毫秒），故不能长期保留信息。为了维持动态存储单元所存储的信息，必须进行刷新，使信息再生。 Thursday, August 05, 2021 12 2芯片结构 常用的典型的DRAM芯片Intel 2116的逻辑符号和芯片结构如图6-4所示。Intel 2116芯片容量为16K位，采用位结构方式组成16384位的形式，有A0A6 7条地址输入端，一条DIN数据输入端，一条数据输出端DOUT，行地址选通端，列地址选通端，写允许输入端。 为了访问16K存储空间，需要14根地址线(21416384)。但2116芯片封装在16脚管壳内。其引脚数较少，实际使用时将地址线分成两部分

8、：7位行地址和7位列地址。7位行地址选择128行，7位列地址选择128列。但行地址和列地址之间又如何区别呢？Thursday, August 05, 2021 13 2116 DRAM芯片的逻辑符号和结构框图Thursday, August 05, 2021 14 2164图Thursday, August 05, 2021 15 3动态RAM的刷新 当动态RAM与CPU连接时，为了访问某一存储单元，CPU将该存储单元的14位地址由地址寄存器加到地址总线。在刷新过程中还需接入刷新地址，为了分别选通行地址，列地址和刷新地址，需要外加多路转换器，其具体连接如图6-5所示。 动态RAM与存储器、控制

9、器连接框图Thursday, August 05, 2021 16 地址总线上的A0A6作为行地址，7位行地址和刷新计数器的输出RA0RA6，均加到刷新多路器的输入端，平时7位行地址通过刷新多路器输出，只有在刷新时RA0RA6，才能作为刷新地址输出。刷新多路器的输出加在行/列多路器的输入端，地址总线上A7A13作为7位列地址也加在行/列多路器的输入端。在工作过程中，7位行地址先通过行/列多路器加到2116芯片的地址输入端，由行选通信号将7位行地址送行地址锁存器保存，随后7位列地址通过行/列多路器再由列选通信号将7位列地址送到列地址锁存器，待行地址和列地址信号稳定后，即可选中某一存储单元进行读出

10、和写入操作。 在刷新过程中，选通信号为低电平，而为高电平，此时刷新地址作为行地址送入动态RAM。每一个刷新地址使存储矩阵行中所有存储元（在本列中有128个基本元）在一个周期内同时刷新。Thursday, August 05, 2021 17 动态RAM除了进行读写操作外，还要定时进行刷新操作以保证存储器正常工作。刷新方式有以下3种： 在几毫秒时间内每隔一段时间刷新一次。以2116为例，在2 ms时间内要刷新128行，若每隔15 s刷新一行，则在1.92 ms时间内可将128行轮流刷新一遍。 在2 ms时间内集中一段时间进行刷新操作，在这段时间内存储器不能进行读/写操作，将这段时间称为“死”时间

11、。 在每一个指令周期中利用CPU不进行访内操作的时间进行刷新。Thursday, August 05, 2021 18第三节第三节 只读存储器（只读存储器（ROMROM） ROM的信息在使用时是不能被改变的，即只能读出，不能写入，故一般只能存放固定程序和常量，如监控程序、IBM PC中的BIOS程序等。ROM的特点是非易失性的，即掉电后再上电时存储信息不会改变。ROM芯片种类很多，下面介绍其中的几种。一、一、 掩膜式掩膜式ROMROM（MROMMROM） 掩膜式ROM制成后用户不能修改。图6-6为一个简单的44位MOS管ROM，采用单译码结构，两位地址线A1A0译码后可译出4种状态，输出4条选

12、择线，可分别选中4个单元，每个单元有4位输出。Thursday, August 05, 2021 19 掩膜式ROM的内容 位单 元D3D2D1D001010111012010130110 掩膜式ROM示意图Thursday, August 05, 2021 20 可编程只读存储器（可编程只读存储器（PROMPROM） 为了便于用户根据自己的需要来确定ROM中的内容，出现了可编程的只读存储器（PROM），它可以由用户自己编程。 图6-7是一种328的熔丝式PROM结构图,每一个字为8位,共32个字。每一个字的8位，实际上是一个多发射极(8个)管，每一个发射极通过一个熔丝与位线相连。管子工作在射

13、极输出器状态，当它被选中时，基极为高电位，故熔丝连着的位经过读/写控制电路反相输出为“0”。若熔丝烧断，则位线就不与管子的射极相连，经读/写控制电路反相输出为“1”。出厂时所有管子的熔丝都是连着的，可由用户根据需要把某些熔丝烧断，相当于存入“1”信息；未烧断的则相当于存入“0”信息。Thursday, August 05, 2021 21图6-7 一种328熔丝式PROM结构图Thursday, August 05, 2021 22 可擦写只读存储器（可擦写只读存储器（EPROMEPROM） 在某些应用中，程序需要经常修改，因此能够重复擦写的EPROM被广泛应用。这种存储器利用编程器写入后，信

14、息可长久保持，因此可作为只读存储器。当其内容需要变更时，可利用擦抹器（由紫外线灯照射）将其擦除，各存储单元内容复原（为FFH），再根据需要利用EPROM编程器编程，因此这种芯片可反复擦写。 1基本存储电路Thursday, August 05, 2021 23 2EPROM芯片介绍 EPROM芯片有多种型号，如2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）等。以2764A为例 Intel 2764A有13条地址线，8条数据线，2个电压输入端VCC和VPP，一个片选端（功能同），还有输出允许和编程控制端，其功能框图如图6-9所示。Thu

15、rsday, August 05, 2021 24Intel 2764A有7种工作方式，如表6.3所示。 引 脚方 式 A9A0VPPVCC数据端功能读低低高VCC5V数据输出输出禁止低高高VCC5V高阻备用高VCC5V高阻编程低高低12.5VVCC数据输入编程校验低低高12.5VVCC数据输出编程禁止高12.5VVCC高阻Intel标识符低低高高低高VCCVCC5V5V制造商编码器件编码CEOEPGMThursday, August 05, 2021 256.3.4 6.3.4 电擦写可编程只读存储器（电擦写可编程只读存储器（E2PROME2PROM） E2PROM的主要特点是能在应用系统中

16、进行在线读/写，在断电情况下保存的数据信息不会丢失，因此具有非常广泛的应用。 1E2PROM的应用特性 对硬件电路没有特殊要求，操作十分简单。早期产品如2816、2817是依靠片外高压电源（约20V）进行擦除的。后来把高压电源集成在片内，构成了新型E2PROM芯片，如2816A、2817A、2864A等，给用户带来了极大方便，省去了电路中高压电源。 采用+5V电擦写E2PROM,是在写入过程中自动进行擦写的。但目前擦写时间较长,约需10ms左右,需要保证有足够的写入时间。有的E2PROM芯片设有写入结束标志,可供查询或中断使用。 E2PROM存储器除了有并行传输数据芯片外，还有串行传输数据芯片

17、。串行E2PROM具有体积小、成本低、电路连接简单，占用系统地址线和数据线少的优点，但数据传输速度低。Thursday, August 05, 2021 26 2E2PROM芯片介绍 Intel公司E2PROM典型产品主要性能如表6.4所示，表中列出了2816、2817、2816A、2817A及2864A的主要性能。器件型号单位28162816A28172817A2864A取数时间ns250200/250250200/250250写操作电压VPPV55555写/擦操作电压VPPV2152155字节控写时间ms10915101010写入时间ms10915101010封装DIP24DIP24DIP

18、28DIP28DIP28Thursday, August 05, 2021 2728162816的工作方式的工作方式P154页Thursday, August 05, 2021 286.3.5 6.3.5 闪速存储器闪速存储器 （1）什么是闪速存储器 闪速存储器（Flash Memory，闪存）是一种新型的半导体存储器，属于内存器件的一种。就其本质而言，闪速存储器属于E2PROM类型，在不加电情况下能长期保持存储的信息。它之所以被称为“闪速”存储器,是因为用电擦除且能通过公共源极或公共衬底加高压实现擦除整个存储矩阵或部分存储矩阵,速度很快。 （2）闪速存储器的特点 低电压在线编程，可多次擦写

19、现代的闪存都只使用5V或3V单电源供电，擦除和写入都无需把芯片取下。编程时所需的高压及时序均由片内的编程电路自动产生，外围电路少，编程就像装载普通RAM一样简单，而高压编程电流也只有几毫安，因此非常适合于在应用系统中（尤其在低电压系统中）进行在线编程和修改，在智能化的工业控制和家电产品等方面都得到了很广泛的应用。 Thursday, August 05, 2021 29 按区块（Sector）或页面（Page）组织 对闪存既可进行整个芯片的擦除和编程操作，还可以进行字节、区块或页面的擦除和编程操作。 可进行快速页面写入 CPU可以将页数据按芯片存取速度（一般为几十到200ns）写入页缓存，再在

20、内部逻辑的控制下，将整页数据写入相应页面，大大加快了编程速度。 内部编程控制逻辑 当编程写入时，由内部逻辑控制操作，CPU可做其他工作。CPU可以通过读出验证或状态查询获知编程是否结束，从而提高了CPU的效率。Thursday, August 05, 2021 30 完善的数据保护功能 闪存具有5种软、硬件保护功能，保证片内数据不会意外丢失。 噪声滤波器：所有的控制线都有过滤电路，以消除任何小于15ns噪声脉冲。 VCC感应器：一般VCC跌至3.8V以下（对3V器件为1.8V以下）时，编程将被禁止。 上电延迟：VCC在上电后的5ms内，编程被禁止。 三线控制：OE、CE及WE三条控制线只要一条

21、不处于正确电平，编程将被禁止。 软件数据保护：所有对闪存数据的改写都需要通过编程算法完成。Thursday, August 05, 2021 31 （3）闪速存储器的应用 闪速存储器既有MROM和RAM两者的性能，又有MROM、DRAM一样的高密度、低成本和小体积。它是目前唯一具有大容量、非易失性、低价格、可在线改写和较高速度几个特性共存的存储器。但是同DRAM比较，闪存有两个缺点：可擦写次数有限和速度较慢。所以目前还无望取代DRAM，但它是一种理想的文件存储介质，特别适用于在线编程的大容量、高密度存储领域。 Pentium微机中已把BIOS系统驻留在闪存中，使得BIOS升级非常方便。由于闪存

22、的存储特性相当于硬盘，也可用做固态大容量存储器，目前闪存已成为各类便携型数字设备的存储介质的基础，主要用来构成存储卡，大量用于U盘、PDA、数码相机、MP3播放器等电子产品中。 闪存正朝大容量、低功耗、低成本的方向发展。与传统硬盘相比，闪存的读/写速度高、功耗较低，现在市场上已经出现了闪存硬盘。随着制造工艺的提高、成本的降低，闪存硬盘取代传统硬盘已成为可能。Thursday, August 05, 2021 326.4 6.4 存储器的组织存储器的组织6.4.1 6.4.1 存储器的结构存储器的结构 1存储体 存储器是由大量的基本存储电路组成。这些存储电路有规则地组合起来就成为存储体。在较大容

23、量的存储器中，往往把各个字的同一位组织在一个片中，这样的存储芯片称为多字一位片，如256K1位，512K1位等；也有把各个字的几位组织在一个片中，称多字多位片，如256K4位，1K4位等。 图6-12是一个典型的RAM芯片结构示意图，它的存储体是10241，即1024个字的同一位。不同字的同一位通常排成矩阵的形式，如32321024，这是为了便于译码寻址。Thursday, August 05, 2021 33图6-12 存储器芯片结构Thursday, August 05, 2021 34 2外围电路如图6-12所示，一个存储器芯片除了存储体外，还有外围电路，通常有： 地址译码器：用于对n条

24、地址线译码，以选择2n个存储单元中的一个。 I/O电路：处于数据总线和被选用的单元之间，用以控制被选中的单元读出或写入，并具有驱动作用。 片选控制端（ChipSelect）：由于每一片芯片的存储容量总是有限的，所以一个存储器往往由一定数量的片子组成。只有当某一片的片选输入信号有效，该片所连的地址线才有效，才能对这一片上的存储单元进行读或写的操作。 集电极开路或三态输出缓冲器。为扩展存储器的字数，常需将几片RAM的数据线并联使用，或与双向的数据总线相接，因而需要用到集电极开路或三态输出缓冲器。 另外，在动态MOS型RAM中，还有预充、刷新等方面的控制电路。Thursday, August 05,

25、 2021 35 3地址译码方式 存储器芯片的地址译码有两种方式：一种是单译码方式，又称字结构，适用于小容量的存储器芯片；另一种是双译码，或称重合译码结构。 单译码结构。图6-13是一种单译码结构的存储器芯片示意图。为了说明问题，我们假设它只是一个16字4位的存储器，并且把它排成16行4列，则每一行对应一个字，每一列对应其中的一位。每一行选择线和每一列的数据线是公共的。在这种结构中，n根地址输入经全译码有2n个输出，用以选择2n个字，如16个字对应A0A3共4根地址线，经译码获得2416根选择线。显然，随着存储字数的增加，译码的输出线数及相应的驱动电路会急剧增加，存储器成本也将迅速增加。Thu

26、rsday, August 05, 2021 36图6-13 单译码结构存储器Thursday, August 05, 2021 37 双译码结构。双译码结构往往用于地址位数n很大时，这时把n位地址线分成接近相等的两段，分别译码，产生一组行地址线X和一组列地址线Y，然后让各行地址线和列地址线在存储元排成矩阵形式的存储体中一一相“与”，选择相应的存储元。 图6-14给出了一个有1K（1024）个字的存储器的双译码电路。1024个字排成3232的矩阵，10根地址线分成A0A4和A5A9两组。前组经X译码器输出32条行选择线，后组经Y译码器输出32条列选择线。行选择线和列选择线的组合可以方便地找到1

27、024个中的任何一个，而译码器输出的总线数仅为25+2564根，而不是采用单译码时的2101024根。Thursday, August 05, 2021 38图6-14 双译码存储器电路Thursday, August 05, 2021 39 图6-15给出了一个IK4位的SRAM Intel 2114的结构方框图。它的10根地址线中的A3A8用于行译码，A0、A1、A2和A9用于列向的选择。存储器的内部数据通过I/O电路以及输入和输出的三态门与数据总线相连。三态门受控于片选信号与写允许信号的组合。有效时（为低电平），为低电平，输入三态门导通，信号由数据线写入存储器；为高电平时（相当于读控制）

28、，输出三态门打开，从存储器读出的信号送至数据线。Thursday, August 05, 2021 40图6-15 2114的结构方框图Thursday, August 05, 2021 41 4存储器的连接 对存储器进行读/写操作，首先由地址总线给出地址信号，然后发出进行读或写操作的控制信号，最后在数据线上进行信息交换。因此，存储器的连接，要完成地址线的连接、数据线的连接、控制线的连接。目前生产的存储器芯片的容量是有限的，它在字数和字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向两方面进行扩充才能满足实际存储器的容量要求。在此，讨论存储器连接时地址线和数据线的连接问题。Thurs

29、day, August 05, 2021 42 （1）位扩展法 假定使用8K1的RAM存储器芯片，那么组成8K8位的存储器可采用图6-16所示的位扩展法。此时只加大字长，而存储器的字数与存储器芯片字数一致。图中，每一片RAM是81921，故其地址线为13条（A0A12），可满足整个存储容量的要求。每一片对应于数据的1位（只有1条数据线），故只需将它们分别接到数据总线上的相应位即可。在这种连接方式中，对片选信号均按已被选中来考虑。每一条地址总线接有8个负载，每一条数据线接有一个负载。Thursday, August 05, 2021 43图6-16 位扩展法组成8K8 RAMThursday,

30、August 05, 2021 44 （2）字扩展法 字扩展是只在字向扩充，而位数不变，因此将芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址，故片选信号端连接到选片译码器的输出端。图6-17为用16K8位的芯片采用字扩展法组成64K8位的存储器连接图。图中4个芯片的数据端与数据总线D0D7相连，地址总线低位地址A0A13与各芯片的14位地址端相连，而两位高位地址A14、A15经2-4译码器分别与4个片选端相连。这4个芯片的地址空间分配见表6.7。Thursday, August 05, 2021 45地 址片 号A15A14A13A12A11A10 A2A1A0说 明1#0

31、0000101010101最低地址最高地址2#00110101010101最低地址最高地址3#11000101010101最低地址最高地址4#11110101010101最低地址最高地址Thursday, August 05, 2021 46 （3）字位同时扩展法 一个存储器的容量假定为MN位，若使用ek位的芯片(eM，kN)，需要在字向和位向同时进行扩展。此时共需要(M/e)(N/k)个存储器芯片。 图6-18为2114SRAM构成的4K8存储器模块。若其中某一芯片有效，则由写允许信号规定该片执行读操作还是写操作。若无效，则信号对该片不起作用，其数据输入/输出端呈高阻状态。这样就可以把同一行

32、的4个2114芯片的相应数据输入/输出端直接连接在一起提供数据字节的4位。每一行构成4K4RAM，两行构成4K8存储器模块。Thursday, August 05, 2021 47图6-18 由1K4 SRAM构成的4K8存储器模块Thursday, August 05, 2021 48 采用这种办法时，每一行中哪一个芯片被选中，取决于哪个芯片的信号有效，芯片中哪个存储单元被选中，则取决于A0A9提供的地址码。阵列中的同一列芯片的端都接到同一个列选通线上，该线由高位地址（本例中是A11和A10）控制，如果选中某一列，该列上的两片2114中对应于A0A9地址码的存储单元都被选中，根据状态决定进行

33、写操作还是读操作。例如，如果地址有16位，则A15A12用来选择存储器模块，A11和A10来选择列，A9A0用来选择该列的芯片中对应存储单元。若该存储器模块占用的存储器地址为4000H4FFFH，则地址译码电路如图6-19所示。Thursday, August 05, 2021 49图6-19 地址译码电路Thursday, August 05, 2021 5074LS13874LS138译码器译码器图Y0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7E3E3E2E2E1E1C CB BA A74LS13874LS138原理图原理图1 12 23 34 45 56 67 78 8

34、9 91010111112121313141415151616A AB BC CE1E1E2E2E3E3Y7Y7GNDGNDY6Y6Y5Y5Y4Y4Y3Y3Y2Y2Y1Y1Y0Y0VccVcc74LS13874LS138引脚图引脚图Thursday, August 05, 2021 517413874138真值表真值表片选输入编码输入输出E3 E2* E1*C B AY7* Y0*1 0 00 0 011111110（仅Y0*有效）0 0 111111101（仅Y1*有效）0 1 011111011（仅Y2*有效）0 1 111110111（仅Y3*有效）1 0 011101111（仅Y4*有

35、效）1 0 111011111（仅Y5*有效）1 1 010111111（仅Y6*有效）1 1 101111111（仅Y7*有效）非上述情况11111111（全无效）Thursday, August 05, 2021 526.4.2 80866.4.2 8086系统的存储器组织系统的存储器组织 1 18086 CPU8086 CPU的存储器接口的存储器接口 在最小模式系统和最大模式系统中，8086 CPU可寻址的最大存储空间为1M字节。但是，8086最小模式系统和最大模式系统的配置是不一样的。8086最大模式系统中增设了一个总线控制器8288和一个总线仲裁器8289，因此8086 CPU和存储

36、器系统的接口在这两种模式中是不同的。 图6-20是8086最小模式系统的存储器接口框图。Thursday, August 05, 2021 53图6-20 8086最小模式系统存储器接口Thursday, August 05, 2021 54 图6-21为8086最大模式的存储器接口框图，包括了一片8288总线控制器芯片。图6-21 8086最大模式系统存储器接口Thursday, August 05, 2021 55 在8086存储器系统中，20位地址总线（A19A0）寻址的最大存储空间是1M（220）字节，其地址范围为00000H FFFFFH。显然，在8086微型计算机系统中，存储器系统

37、实际上是以字节为单位组成的一维线性空间。 我们在介绍8086存储器的组成时指出，8086寻址的1M存储空间可以分成2个512K字节的存储体，一个存储体包含偶数地址，另一个存储体包含奇数地址。任何两个连续的字节可以作为一个字来访问，显然其中一个字节必定来自偶地址存储体，另一个必定来自奇地址存储体。地址值低的字节是低位字节，地址值高的字节是高位字节。Thursday, August 05, 2021 56 为了有效地使用存储空间，一个字可以存储在以偶地址或奇地址开始的连续两个字节单元中。地址的最低有效位A0决定了字的边界。如果A0是0，则字存放在偶地址边界上，其低8位字节存储于偶地址单元中，高8位

38、字节存储于相邻的奇地址单元中。同理，如果A0是1，则字是存放在奇地址边界上。 对所有位于偶地址边界上的字的访问，8086只需一个总线周期就能完成；而对于在奇地址边界上的字的访问，8086需要花两个总线周期才能实现。Thursday, August 05, 2021 57 8086的1M存储空间安排如图所示。从图中可知，1M存储空间的最高和最低区域是留给某些特殊的处理功能使用的。如存储单元00000H0007FH共128个字节用于存放Intel保留的32种中断矢量；FFFF0HFFFFFH共16个字节用于存放启动程序。8086应用系统不能把这些区域改做其他用途，否则会使系统与未来的Intel的产

39、品不兼容。除此以外，ROM和RAM可位于1M存储空间的任何位置。Thursday, August 05, 2021 58 8086在硬件结构上是如何保证自由地对奇偶两个存储体进行操作的呢？图6-23为8086存储器系统的硬件组织框图。地址A19A1是体内地址，它们并行地连接到两个存储体上；A0和作为存储体的选择信号，它们的组合可以保证8086自由地对两个存储体进行操作。A0的低电平信号表示寻址数据的偶地址字节单元，允许低位存储体和低8位数据总线交换信息；有效（低电平），允许高位存储体和高8位数据总线交换信息。当有效和A00时，8086同时访问两个存储体，读/写一个字的信息；当有效和A01时，8

40、086只访问奇地址存储体，读/写高8位字节的信息；当无效和A00时，8086只访问偶地址存储体，读/写低8位字节的信息。Thursday, August 05, 2021 59图6-23 8086存储器系统的硬件组织Thursday, August 05, 2021 60 2 28086 CPU8086 CPU与存储器系统的连接与存储器系统的连接 当8086CPU与存储器系统实际连接时,还要考虑许多问题。例如： （1）CPU的负载能力 CPU总线在设计时负载能力都有一定限制，一般可驱动一个TTL门。在小型系统中，CPU可以直接与存储器相连，而在较大的系统中，必须增加缓冲器、驱动器等。 （2）CPU的时序和存储器的存取速度之间的配合问题 系统中，CPU的读/写时序是固定的，这时就要考虑对存储器存取速度的要求；若存储器已经确定，则需要考虑是否要插入等待周期TW。比如，8086的主频采用5MHz，则1个时钟周期为200 ns。将每个时钟周期称为1个T状态。CPU和存储器交换数据，或者从存储器取出指令，必须执行1个总线周期，而最小总线周期由4个T状态组成。如果存储器速度比较慢，CPU就会根据存储器送来的“未准备好”信号（READY信号无效），在T3状态后插入等待状态TW，从而延长了总线周期。Thursday, August