第3章_VHDL设计初步_习题

1、习习 题题3-2 图图3-16所示的是所示的是4选选1多路选择器，试分别用多路选择器，试分别用IF_THEN语句、语句、WHEN_ELSE和和CASE语句的表达方式写出此电路的语句的表达方式写出此电路的VHDL程序，程序，要求选择控制信号要求选择控制信号s1和和s0的数据类型为的数据类型为STD_LOGIC；当；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和和s1=1，s0=1时，分时，分别执行别执行y=a、y=b、y=c、y=d。 习习 题题 3-2WHEN_ELSE条件信号赋值语句条件信号赋值语句 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A

2、LL;ENTITY mux41 ISPORT ( s0, s1 : in std_logic; a,b,c,d: in std_logic; y: out std_logic);END ENTITY mux41;ARCHITECTURE behave1 OF mux41 ISSIGNAL s :std_logic_vector(1 downto 0);BEGINS= s1 & s0;y=a WHEN s=00 ELSE b WHEN s=01 ELSE c WHEN s=10 ELSE d WHEN s=11 ELSE 0;END behave1;多选择控制的多选择控制的IF语句语句 IF 条

3、件条件1 THEN ;ELSIF 条件条件2 THEN ; .ELSIF 条件条件n THEN ;ELSE ;END IF;ARCHITECTURE behave2 OF mux41 IS SIGNAL s :std_logic_vector(1 downto 0); BEGIN s = s1 & s0; PROCESS (s,a,b,c,d) BEGIN IF s=00 THEN y=a ; ELSIF s=01 THEN y=b ; ELSIF s=10 THEN y=c ; ELSE y=d; END IF; END PROCESS;END behave2;CASE语句语句 ARCHIT

4、ECTURE behave3 OF mux41 IS SIGNAL s :std_logic_vector(1 downto 0); BEGIN s y y y y y=0; END CASE; END PROCESS;END behave3;习习 题题3-3图图3-17所示的是双所示的是双2选选1多路选择器构成的电路多路选择器构成的电路MUXK，对，对于其中于其中MUX21A，当，当s=0和和s=1时，分别有时，分别有y=a和和y tmp tmp tmp outx outx outx=0; END CASE; END PROCESS;outy=outx;END behave;LIBRARY

5、IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a ISPORT ( a,b:in std_logic; s: in std_logic; y: out std_logic);END ENTITY mux21a;ARCHITECTURE behave OF mux21a ISBEGINy=a WHEN s=0 ELSE b; END behave;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY muxk ISPORT ( a1,a2,a3:in std_logic; s0,s1: in std_logic

6、; outy: out std_logic);END ENTITY muxk;ARCHITECTURE behave OF muxk ISSIGNAL tmp :std_logic;COMPONENT mux21a PORT (a,b,s:in std_logic; y:out std_logic);END COMPONENT;BEGINu1:mux21a PORT MAP (a2,a3,s0,tmp);u2:mux21a PORT MAP (a1,tmp,s1,outy);END behave;必须先编译、调试子模块，才能使用元件例化语句。必须先编译、调试子模块，才能使用元件例化语句。 习习

7、 题题3-6 图图3-18是一个含有上升沿触发的是一个含有上升沿触发的D触发器的时序电路，触发器的时序电路，试写出此电路的试写出此电路的VHDL设计文件。设计文件。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux_d ISPORT ( CL,CLK0:in std_logic; OUT1: out std_logic);END;ARCHITECTURE behave OF mux_d ISSIGNAL x,y :std_logic;BEGINx=NOT(CL OR y); -或或 x=CL NOR y OUT1=NOT y;PROCESS

8、(CLK0) BEGIN IF CLK0EVENT AND CLK0=1 THEN y=x; END IF;END PROCESS; END behave;4-5. 4-5. 给出给出1 1位全减器的位全减器的VHDLVHDL描述。要求：描述。要求：(1) (1) 首先设计首先设计1 1位半减器，然后用例化语句将它们连接起来，位半减器，然后用例化语句将它们连接起来，图图4-204-20中中h_suberh_suber是半减器，是半减器，diffdiff是输出差，是输出差，s_outs_out是借位输出，是借位输出，sub_insub_in是借位输入。是借位输入。(2) (2) 以以1 1位全减

9、器为基本硬件，构成串行借位的位全减器为基本硬件，构成串行借位的8 8位减法器，要位减法器，要求用例化语句来完成此项设计求用例化语句来完成此项设计( (减法运算是减法运算是 x y - sun_in x y - sun_in = diffr= diffr) )。 图图4-19 时序电路图时序电路图 t0t1t2l (1)先设计一个半减器先设计一个半减器l Library ieee; use ieee.std_logic_1164.alll;l Entity h_suber isl Port(x,y:in std_logic;l diff,s_out:out std_logic); end h_s

10、uber;l Architecture behav of h_suber isl Begin process(x,y) l begin diff=x xor y;l s_outx,y=y,diff=t0,s_out=t1);u2:h_suber port map(x=t0,y=sub_in,diff=diffr,s_out=t2);l Sub_out=t1 or t2;l End behav;l (2)8位全减器位全减器(生成语句第九章生成语句第九章)l Library ieee; use ieee.std_logic_1164.alll;l Entity suber8 isl Port(a,

11、b:in std_logic_vector(7 downto 0);l Sin:in std_logic;sout:out std_logic;l C:out std_logic_vector(7 doento 0);l End sub8; l Architecture behav of suber8 isl Component suberl Port(x,y,sub_in:in std_logic; l diffr,sub_out:out std_logic); End component;l Signal stmp:std_logic_vector(8 downto 0);l Begin

12、stmp(0=sin; Souta(i),y=b(i),diffr=c(i),sub_out=stmp(i+1);l End generate; end;习习 题题3-4 将将3-20程序的计数器改为程序的计数器改为12进制计数器，程序用例进制计数器，程序用例3-21的方式表述，并且将复位的方式表述，并且将复位RST改为同步清改为同步清0控制，加载信号控制，加载信号LOAD改为异步控制方式。讨论例改为异步控制方式。讨论例3-20与例与例3-21的异同点。的异同点。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGN

13、ED.ALL;ENTITY CNT12 ISPORT (CLK,RST,EN,LOAD:IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC);END ;ARCHITECTURE behav OF CNT12 ISSIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINREG:PROCESS(CLK,LOAD) BEGINIF LOAD =0 THEN Q := DATA;ELSIF C

14、LKEVENT AND CLK=1 THEN IF EN=1 THEN IF (RST=0) THEN Q:= (OTHERS=0); ELSE IF Q0); END IF; END IF; END IF; END IF; END PROCESS; COM:PROCESS(Q)IF Q=1011 THEN COUT=1; ELSE COUT=0; END IF; END PROCESS; DOUT =Q; END behav; 习习 题题准备：准备：设计含有异步清零和计数使能的设计含有异步清零和计数使能的16位二进制加法可控计数器位二进制加法可控计数器。LIBRARY ieee;USE ie

15、ee.std_logic_1164.all;USE ieee.std_logic_unsigned.all ;USE ieee.std_logic_arith.all;ENTITY ex3_4_a IS port ( clk :in std_logic; clr,en:in std_logic; cnt :out std_logic_vector (15 downto 0);END ;ARCHITECTURE bhv OF ex3_4_a ISsignal cnt_tmp:std_logic_vector(15 downto 0) ;BEGINprocess (clk,clr) begin i

16、f clr = 1 then cnt_tmp 0); elsif (rising_edge(clk) then if en = 1 then cnt_tmp = cnt_tmp+1; end if; end if;end process;cnt = cnt_tmp;END;习习 题题3-5 设计含有异步清零和计数使能的设计含有异步清零和计数使能的16位二进制加减法可控计数器。位二进制加减法可控计数器。LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all ;USE ieee.std_logic_arith.all;ENTITY ex3_5 IS port ( clk :in std_logic; clr,en,control:in std_logic; cnt :out std_logic_vector (15 downto 0);END ;ARCHITECTURE bhv OF ex3_5 ISsignal cnt_tmp:std_logic_vector(15 downto 0) ;BEGINprocess (clk,clr) begin if clr = 1 then cnt_tmp0); elsif(rising_edge(cl