Verilog编写的RS232(Uart)程序7页

1、module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input rs232_rx;/ RS232接收数据信号output rs232_tx;/RS232发送数据信号wire bps_start1,bps_start2;/接收到数据后，波特率时钟启动信号置位wire clk_bps1,clk_bps2;/ clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 wire7:0 rx_data;/接收数据寄存器，保存直至下一个数据来到wire rx_

2、int;/接收数据中断信号,接收到数据期间始终为高电平/-/下面的四个模块中，speed_rx和speed_tx是两个完全独立的硬件模块，可称之为逻辑复制/（不是资源共享，和软件中的同一个子程序调用不能混为一谈）/speed_selectspeed_rx(.clk(clk),/波特率选择模块.rst_n(rst_n),.bps_start(bps_start1),.clk_bps(clk_bps1);my_uart_rxmy_uart_rx(.clk(clk),/接收数据模块.rst_n(rst_n),.rs232_rx(rs232_rx),.rx_data(rx_data),.rx_int(

3、rx_int),.clk_bps(clk_bps1),.bps_start(bps_start1);/speed_selectspeed_tx(.clk(clk),/波特率选择模块.rst_n(rst_n),.bps_start(bps_start2),.clk_bps(clk_bps2);my_uart_txmy_uart_tx(.clk(clk),/发送数据模块.rst_n(rst_n),.rx_data(rx_data),.rx_int(rx_int),.rs232_tx(rs232_tx),.clk_bps(clk_bps2),.bps_start(bps_start2);endmod

4、ulemodule my_uart_rx(clk,rst_n,rs232_rx,rx_data,rx_int,clk_bps,bps_start);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input rs232_rx;/ RS232接收数据信号input clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点output bps_start;/接收到数据后，波特率时钟启动信号置位output7:0 rx_data;/接收数据寄存器，保存直至下一个数据来到 output rx_int;/接收数据中断信号,接收到数据期间始终为高电平/-r

5、eg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;/接收数据寄存器，滤波用wire neg_rs232_rx;/表示数据线接收到下降沿always (posedge clk or negedge rst_n) beginif(!rst_n) beginrs232_rx0 = 1b0;rs232_rx1 = 1b0;rs232_rx2 = 1b0;rs232_rx3 = 1b0;endelse beginrs232_rx0 = rs232_rx;rs232_rx1 = rs232_rx0;rs232_rx2 = rs232_rx1;rs232_rx3 = rs

6、232_rx2;endend/下面的下降沿检测可以滤掉20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，/这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍） /（当然我们的有效低脉冲信号肯定是远远大于40ns的）assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & rs232_rx1 & rs232_rx0;/接收到下降沿后neg_rs232_rx置高一个时钟周期/-reg bps_start_r;reg3:0 num;/移位次数reg rx_int;/接收数据中断信号,接收到数据期间始终为高电平always (posedg

7、e clk or negedge rst_n)if(!rst_n) beginbps_start_r = 1bz;rx_int = 1b0;endelse if(neg_rs232_rx) begin/接收到串口接收线rs232_rx的下降沿标志信号bps_start_r = 1b1;/启动串口准备数据接收rx_int = 1b1;/接收数据中断信号使能endelse if(num=4d12) begin/接收完有用数据信息bps_start_r = 1b0;/数据接收完毕，释放波特率启动信号rx_int = 1b0;/接收数据中断信号关闭endassign bps_start = bps_s

8、tart_r;/-reg7:0 rx_data_r;/串口接收数据寄存器，保存直至下一个数据来到/-reg7:0 rx_temp_data;/当前接收数据寄存器always (posedge clk or negedge rst_n)if(!rst_n) beginrx_temp_data = 8d0;num = 4d0;rx_data_r = 8d0;endelse if(rx_int) begin/接收数据处理if(clk_bps) begin/读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位num = num+1b1;case (num)4d1: rx_temp_dat

9、a0 = rs232_rx;/锁存第0bit4d2: rx_temp_data1 = rs232_rx;/锁存第1bit4d3: rx_temp_data2 = rs232_rx;/锁存第2bit4d4: rx_temp_data3 = rs232_rx;/锁存第3bit4d5: rx_temp_data4 = rs232_rx;/锁存第4bit4d6: rx_temp_data5 = rs232_rx;/锁存第5bit4d7: rx_temp_data6 = rs232_rx;/锁存第6bit4d8: rx_temp_data7 = rs232_rx;/锁存第7bitdefault: ;en

10、dcaseendelse if(num = 4d12) begin/我们的标准接收模式下只有1+8+1(2)=11bit的有效数据num = 4d0;/接收到STOP位后结束,num清零rx_data_r = rx_temp_data;/把数据锁存到数据寄存器rx_data中endendassign rx_data = rx_data_r;endmodulemodule speed_select(clk,rst_n,bps_start,clk_bps);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input bps_start;/接收到数据后，波特率时钟启动

11、信号置位output clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点 /*parameter bps9600 = 5207,/波特率为9600bps bps19200 = 2603,/波特率为19200bpsbps38400 = 1301,/波特率为38400bpsbps57600 = 867,/波特率为57600bpsbps115200= 433;/波特率为115200bpsparameter bps9600_2 = 2603,bps19200_2= 1301,bps38400_2= 650,bps57600_2= 433,bps115200_2 = 216; *

12、/以下波特率分频计数值可参照上面的参数进行更改defineBPS_PARA5207/波特率为9600时的分频计数值define BPS_PARA_22603/波特率为9600时的分频计数值的一半，用于数据采样reg12:0 cnt;/分频计数reg clk_bps_r;/波特率时钟寄存器/-reg2:0 uart_ctrl;/ uart波特率选择寄存器/-always (posedge clk or negedge rst_n)if(!rst_n) cnt = 13d0;else if(cnt = BPS_PARA) | !bps_start) cnt = 13d0;/波特率计数清零else

13、cnt = cnt+1b1;/波特率时钟计数启动always (posedge clk or negedge rst_n)if(!rst_n) clk_bps_r = 1b0;else if(cnt = BPS_PARA_2) clk_bps_r = 1b1;/ clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点else clk_bps_r = 1b0;assign clk_bps = clk_bps_r;endmodulemodule my_uart_tx(clk,rst_n,rx_data,rx_int,rs232_tx,clk_bps,bps_start);

14、input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input clk_bps;/ clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点input7:0 rx_data;/接收数据寄存器input rx_int;/接收数据中断信号,接收到数据期间始终为高电平,在该模块中利用它的下降沿来启动串口发送数据output rs232_tx;/ RS232发送数据信号output bps_start;/接收或者要发送数据，波特率时钟启动信号置位/-reg rx_int0,rx_int1,rx_int2;/rx_int信号寄存器，捕捉下降沿滤波用wi

15、re neg_rx_int;/ rx_int下降沿标志位always (posedge clk or negedge rst_n) beginif(!rst_n) beginrx_int0 = 1b0;rx_int1 = 1b0;rx_int2 = 1b0;endelse beginrx_int0 = rx_int;rx_int1 = rx_int0;rx_int2 = rx_int1;endendassign neg_rx_int = rx_int1 & rx_int2;/捕捉到下降沿后，neg_rx_int拉高保持一个主时钟周期/-reg7:0 tx_data;/待发送数据的寄存器/-re

16、g bps_start_r;reg tx_en;/发送数据使能信号，高有效reg3:0 num;always (posedge clk or negedge rst_n) beginif(!rst_n) beginbps_start_r = 1bz;tx_en = 1b0;tx_data = 8d0;endelse if(neg_rx_int) begin/接收数据完毕，准备把接收到的数据发回去bps_start_r = 1b1;tx_data = rx_data;/把接收到的数据存入发送数据寄存器tx_en = 1b1;/进入发送数据状态中endelse if(num=4d11) begin

17、/数据发送完成，复位bps_start_r = 1b0;tx_en = 1b0;endendassign bps_start = bps_start_r;/-reg rs232_tx_r;always (posedge clk or negedge rst_n) beginif(!rst_n) beginnum = 4d0;rs232_tx_r = 1b1;endelse if(tx_en) beginif(clk_bps)beginnum = num+1b1;case (num)4d0: rs232_tx_r = 1b0; /发送起始位4d1: rs232_tx_r = tx_data0;/发送bit04d2: rs232_tx_r = tx_data1;/发送bit14d3: rs232_tx_r = tx_data2;/发送bit24d4: rs232_tx_r = tx_data3;/发送bit34d