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1、会计学1计算机组成与结构主存储器解析计算机组成与结构主存储器解析第1页/共76页第2页/共76页第3页/共76页第4页/共76页第5页/共76页第6页/共76页 是指从启动一次存储器操作是指从启动一次存储器操作到完成该操作所经历的时间。到完成该操作所经历的时间。第7页/共76页存取周期存取周期= =存取时间存取时间+ +存储单元的恢复稳定时间存储单元的恢复稳定时间第8页/共76页AR:AR:地址寄存器地址寄存器 DR:DR:数据寄存器数据寄存器 第9页/共76页第10页/共76页第11页/共76页图图4.34.3是用图是用图4.24.2所所示单元示单元组成的组成的16X116X1位位静态存静态

2、存储器的储器的结构图结构图。第12页/共76页第13页/共76页第14页/共76页第15页/共76页第16页/共76页第17页/共76页第18页/共76页第19页/共76页第20页/共76页第21页/共76页第22页/共76页第23页/共76页第24页/共76页第25页/共76页第26页/共76页第27页/共76页第28页/共76页第29页/共76页第30页/共76页第31页/共76页第32页/共76页第33页/共76页第34页/共76页第35页/共76页第36页/共76页第37页/共76页第38页/共76页第39页/共76页第40页/共76页第41页/共76页第42页/共76页第43页/共7

3、6页第44页/共76页第45页/共76页第46页/共76页第47页/共76页第48页/共76页KNLM第49页/共76页84814KK个2114芯片。Intel2114芯片本身共有10个地址端(A0A9)、4位数据端(D0D3)、一个片选端(CS)和一个读写控制信号端(/WE)。CPU提供12位地址，其中低10位(A0A9)并行连接各芯片的地址端，还有两位地址(Al0、A11)连向译码器，产生四个片选信号，分别控制四组芯片。此处译码器要受CPU的访存信号/MREQ控制，只在需要访问主存时才产生译码输出。CPU提供八位数据总线(D0D7)，每根数据线连接4个芯片。第50页/共76页第51页/共76页第52页/共76页第53页/共76页第54页/共76页第55页/共76页第56页/共76页第57页/共76页第58页/共76页第59页/共76页第60页/共76页第61页/共76页第62页/共76页第63页/共76页第64页/共76页第65页/共76页第66页/共76页第67页/共76页第68页/共76页第69页/共76

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