半导体集成电路制造PIE常识

1、PIE PIE1.何谓PIE? PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。2.200mm，300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.3.目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？答：当前13厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用3

2、00mm(12英寸)。4.我们为何需要300mm?答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低 200300 面积增加2.25倍,芯片数目约增加2.5倍5.所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。6.从0.35um-0.25um-0.18um-0.15um-0.13um 的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提

3、高。从0.35um - 0.25um - 0.18um - 0.15um - 0.13um 代表着每一个阶段工艺能力的提升。7.一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓 N, P-type wafer?答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。8.工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？答：主要有四个部分：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）

4、、ETCH（刻蚀）。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子 注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。9.一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义？答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般0.15um 的逻辑产品为1P6

5、M( 1层的Poly和6层的metal)。而 光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO（光刻）.10.Wafer下线的第一道步骤是形成start oxide 和zero layer? 其中start oxide 的目的是为何？答：不希望有机成分的光刻胶直接碰触Si 表面。 在laser刻号过程中,亦可避免被产生的粉尘污染。11.为何需要zero layer? 答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer当做对准的基准。12.Laser mark是什幺用途? Wafer ID 又代表什幺意义?答：Laser mark 是用来刻wafer

6、 ID, Wafer ID 就如同硅片的身份证一样,一个ID代表一片硅片的身份。 13.一般硅片的制造(wafer process)过程包含哪些主要部分？答：前段（frontend）-元器件(device)的制造过程。后段（backend）-金属导线的连接及护层（passivation）14.前段（frontend）的工艺大致可区分为那些部份?答：STI的形成(定义AA区域及器件间的隔离)阱区离子注入（well implant）用以调整电性栅极(poly gate)的形成源/漏极（source/drain）的形成硅化物(salicide)的形成15.STI 是什幺的缩写? 为何需要STI?答：

7、STI: Shallow Trench Isolation(浅沟道隔离)，STI可以当做两个组件（device）间的阻隔, 避免两个组件间的短路.16.AA 是哪两个字的缩写? 简单说明 AA 的用途?答：Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。两个AA区之间便是以STI来做隔离的。17.在STI的刻蚀工艺过程中，要注意哪些工艺参数？答：STI etch（刻蚀）的角度；STI etch 的深度；STI etch 后的CD尺寸大小控制。(CD control, CD=critical dimension)18.在STI 的形成步骤中有一道lin

8、er oxide（线形氧化层）, liner oxide 的特性功能为何？答：Liner oxide 为1100C, 120 min 高温炉管形成的氧化层，其功能为：修补进STI etch 造成的基材损伤；将STI etch 造成的etch 尖角给于圆化( corner rounding)。圆化角度尺寸大小要注意SiN 的remain 及HDP oxide 的loss这里的SAC oxide 是在 SiN remove 及 pad oxide remove 后，再重新长过的 oxide19.一般的阱区离子注入调整电性可分为那三道步骤? 功能为何？答：阱区离子注入调整是利用离子注入的方法在硅片上

9、形成所需要的组件电子特性，一般包含下面几道步骤：Well Implant ：形成N,P 阱区；Channel Implant：防止源/漏极间的漏电；Vt Implant：调整Vt（阈值电压）。20.一般的离子注入层次（Implant layer）工艺制造可分为那几道步骤?答：一般包含下面几道步骤：光刻(Photo)及图形的形成；离子注入调整；离子注入完后的ash (plasma(等离子体)清洗)光刻胶去除（PR strip）21.Poly（多晶硅）栅极形成的步骤大致可分为那些?答：Gate oxide(栅极氧化层)的沉积；Poly film的沉积及SiON(在光刻中作为抗反射层的物质)的沉积）

10、；Poly 图形的形成(Photo)；Poly及SiON的Etch；Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除（PR strip）；Poly的Re-oxidation（二次氧化）。22.Poly（多晶硅）栅极的刻蚀(etch)要注意哪些地方？答：Poly 的CD(尺寸大小控制；避免Gate oxie 被蚀刻掉，造成基材（substrate）受损.23.何谓 Gate oxide (栅极氧化层)?答：用来当器件的介电层，利用不同厚度的 gate oxide ,可调节栅极电压对不同器件进行开关24.源/漏极(source/drain)的形成步骤可分为那些?答：LDD的离子注

11、入（Implant）；Spacer的形成；N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：Rapid Thermal Anneal)。25.LDD是什幺的缩写? 用途为何?答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极, 以防止组件产生热载子效应的一项工艺。26.何谓 Hot carrier effect (热载流子效应)?答：在线寛小于0.5um以下时, 因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应, 此热载子效应会对gate oxide造成破坏, 造成组件损伤。27.何谓Spacer? Spacer蚀

12、刻时要注意哪些地方？答：在栅极(Poly)的两旁用dielectric（介电质）形成的侧壁，主要由Ox/SiN/Ox组成。蚀刻spacer 时要注意其CD大小，profile(剖面轮廓)，及remain oxide(残留氧化层的厚度)28.Spacer的主要功能?答：使高浓度的源/漏极与栅极间产生一段LDD区域; 作为Contact Etch时栅极的保护层。29.为何在离子注入后, 需要热处理( Thermal Anneal)的工艺?答：为恢复经离子注入后造成的芯片表面损伤;使注入离子扩散至适当的深度;使注入离子移动到适当的晶格位置。30.SAB是什幺的缩写? 目的为何？答：SAB：Salic

13、ide block, 用于保护硅片表面，在RPO (Resist Protect Oxide) 的保护下硅片不与其它Ti, Co形成硅化物(salicide)31.简单说明SAB工艺的流层中要注意哪些?答：SAB 光刻后（photo），刻蚀后(etch)的图案（特别是小块区域）。要确定有完整的包覆（block）住必需被包覆（block）的地方。remain oxide (残留氧化层的厚度)。32.何谓硅化物( salicide)?答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触电阻值（Rs, Rc）。33.硅化物(salicide)的形成步骤主要可分为哪

14、些?答：Co(或Ti)+TiN的沉积；第一次RTA（快速热处理）来形成Salicide。将未反应的Co(Ti)以化学酸去除。第二次RTA (用来形成Ti的晶相转化, 降低其阻值)。34.MOS器件的主要特性是什幺？答：它主要是通过栅极电压（Vg）来控制源，漏极(S/D)之间电流，实现其开关特性。35.我们一般用哪些参数来评价device的特性？答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值尽量大， Ioff、Rc尽量小，Vt、Rs尽量接近设计值.36.什幺是Idsat?Idsat 代表什幺意义？答：饱和电流。

15、也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的最大电流.37.在工艺制作过程中哪些工艺可以影响到Idsat?答：Poly CD(多晶硅尺寸)、Gate oxide Thk(栅氧化层厚度)、AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp. 条件。38.什幺是Vt? Vt 代表什幺意义？答：阈值电压（Threshold Voltage），就是产生强反转所需的最小电压。当栅极电压Vg对良率有影响 Non-Killer defect =不会对良率造成影响 Nuisance defect =因颜色异常或film grain造成的defect,对

16、良率亦无影响80.YE一般的工作流程?答： Inspection tool扫描wafer 将defect data传至YMS 检查defect增加数是否超出规格 若超出规格则将wafer送到review station review 确认defect来源并通知相关单位一同解决81.YE是利用何种方法找出缺陷(defect)?答：缺陷扫描机 (defect inspection tool)以图像比对的方式来找出defect.并产出defect result file.82.Defect result file包含那些信息?答： Defect大小 位置,坐标 Defect map83.Defect

17、 Inspection tool 有哪些型式？答：Bright field & Dark Field84.何谓 Bright field?答：接收反射光讯号的缺陷扫描机85.何谓 Dark field?答：接收散射光讯号的缺陷扫描机86.Bright field 与 Dark field 何者扫描速度较快?答：Dark field87.Bright field 与 Dark field 何者灵敏度较好?答：Bright field88.Review tool 有哪几种？答：Optical review tool 和 SEM review tool.89.何为optical review too

18、l?答：接收光学信号的optical microscope. 分辨率较差,但速度较快,使用较方便90.何为SEM review tool?答：SEM (scanning electron microscope) review tool 接收电子信号. 分辨率较高但速度慢,可分析defect成分,并可旋转或倾斜defect来做分析91.Review Station的作用?答：藉由 review station我们可将 Inspection tool 扫描到的defect加以分类,并做成分析,利于寻找defect来源92.YMS为何缩写?答：Yield Management System93.YM

19、S有何功能?答： 将inspection tool产生的defect result file传至review station 回收review station分类后的资料 储存defect影像94.何谓Sampling plan?答：即为采样频率,包含: 那些站点要Scan 每隔多少Lot要扫1个Lot 每个Lot要扫几片Wafer 每片Wafer要扫多少区域95.如何决定那些产品需要scan?答： 现阶段最具代表性的工艺技术。 有持续大量订单的产品。96.选择监测站点的考虑为何？答： 以Zone partition的观念，两个监测站点不可相隔太多工艺的步骤。 由yield loss anal

20、ysis手法找出对良率影响最大的站点。 容易作线上缺陷分析的站点。97.何谓Zone partition答：将工艺划分成数个区段，以利辨认缺陷来源。98.Zone partition的做法？答： 应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情况。 应用既有的缺陷资料及defect review档案可初步辨认异常缺陷发生的工艺站点。 利用工程实验经由较细的Zone partition可辨认缺陷发生的确切站点或机台99.何谓yield loss analysis?答：收集并分析各工艺区间所产生的缺陷对产品良率的影响以决定改善良率的可能途径。100.yield loss analysis的功

21、能为何？答： 找出对良率影响最大的工艺步骤。 经由killing ratio的计算来找出对良率影响最大的缺陷种类。 评估现阶段可达成的最高良率。101.如何计算killing ratio?答：藉由defect map与yield map的迭图与公式的运算，可算出某种缺陷对良率的杀伤力。从什么地方开始讲呢？就从产业链开始吧。 有需求就有生产就有市场。市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业Fab和Fab Less Design House。 我这一系列的帖子

22、主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。 像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资78亿美金；而一条12英寸的生产线，需要的投资达1215亿美金。能够负担这样

23、投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。 这个时候台湾半导体教父张忠谋开创了一个新的行业foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名

24、字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。 -想到哪里就说到哪里，大家不要见怪。作者：core-logic回复日期：2005-12-2616:44:42= 在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个 . 小小的Design Group成为了著名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。Fab Less Design House的成功让很多的

25、人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的抵制，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑究竟自己的Pattern

26、 Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。 总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。 所以

27、Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。 作者：core-logic回复日期：2005-12-2617:44:19 = 我的前老板曾经在台湾TSMC不小心M

28、O，结果跑死掉一批货，结果导致一家Design House倒闭。题外话Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。所以现在大家对Fab的定位应该是比较清楚的了。 Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大

29、家的努力工作，这个月加发一个月的薪水。” 但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。 所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间

30、内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。 作者：core-logic回复日期：2005-12-2621:30:35=下面讲讲Fab对人才的需求状况。Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网

31、友可以去找来看看。一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。理工科的毕业生选择范围比较广：计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。 材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。 电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八