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文档简介

1、.3-8译码器的vhdl设计1.实体框图2.程序设计正确的程序library ieee;use ieee.std_logic_1164.all;entity decoder38a is port(a2,a1,a0,s1,s2,s3:in std_logic; y:out std_logic_vector(7 downto 0);end entity decoder38a;architecture one of decoder38a issignal s: std_logic_vector(5 downto 0); begins=a2&a1&a0&s1&s2&s3; with s select

2、y=11111110 when 000100, 11111101 when 001100, 11111011 when 010100, 11110111 when 011100, 11101111 when 100100, 11011111 when 101100, 10111111 when 110100, 01111111 when 111100, 11111111 when others;end architecture one;3.仿真波形图4.仿真波形分析当s1 s2 s3=100时，只有当a2 a1 a0=111时，y7才输出低电平，否则为高电平，当a2 a1 a0=110时，y6

3、才输出低电平，否则为高电平，当a2 a1 a0=101时，y5才输出低电平，否则为高电平，y4到y0同理。可见该程序设计的是3-8译码器三、共阳极数码管七段显示译码器的vhdl设计1.实体框图2.程序设计正确的程序library ieee;use ieee.std_logic_1164.all;entity display_decoder is port(a3,a2,a1,a0:in std_logic; y:out std_logic_vector(6 downto 0);end entity display_decoder;architecture one of display_decoder issignal s: std_logic_vector(3 downto 0); begins=a3&a2&a1&a0; wi

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