电子技术第6章时序逻辑电路

1、第六章第六章 时序逻辑电路时序逻辑电路 6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法6.3 6.3 计数器计数器6.4 6.4 数码寄存器与移位寄存器数码寄存器与移位寄存器6.5 6.5 时序逻辑电路的设计方法时序逻辑电路的设计方法6.1 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念6.1 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念组组合合电电路路触触发发器器电电路路x1xiz1zjq1qmd1dm输入信号信号输出触发器触发器输入信号输出信号cp一、一、 时序逻辑电路的结构及特点时序逻辑电路的结构及特点 时序逻辑电路时序逻辑电路任何一个时刻的输出状态不

2、仅取决于当时的任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关输入信号，还与电路的原状态有关。 时序电路的特点：（时序电路的特点：（1 1）含有记忆元件（最常用的是触发器）。）含有记忆元件（最常用的是触发器）。 （2 2）具有反馈通道。具有反馈通道。一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式： （1 1）各触发器的时钟方程。）各触发器的时钟方程。 （2 2）时序电路的输出方程。）时序电路的输出方程。 （3 3）各触发器的驱动方程。）各触发器的驱动方程。 2 2将驱动方程代入相应触发器的特性方

3、程，求得时序逻辑电路将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。的状态方程。 3 3根据状态方程和输出方程，列出该时序电路的状态表，画出根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。能。6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法二、同步时序逻辑电路的分析举例二、同步时序逻辑电路的分析举例例例6.2.1：试分析如图所示的时序逻辑电路。试分析如图所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可

4、以不写。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：）写出输出方程： nnqqxz01)( nqxj10 10 knqxj01 11 k （2 2）写出驱动方程：）写出驱动方程：0=11k1j1=11k=11jz1cpx0qc1q11ff&c1ff（3）写出）写出jk触发器的特性方程，然后将各驱动方程代入触发器的特性方程，然后将各驱动方程代入jk触发器的触发器的特性方程，得各触发器的次态方程：特性方程，得各触发器的次态方程：（4）作状态转换表及状态图）作状态转换表及状态图 当当x=0时：触发器的次态方程简化为：时：触发器的次态方程简化为：作出作出x=0的状态表：的状态表

5、：nnnnnqqxqkqjq01000010)( nnnnnqqxqkqjq10111111) (nnnqqq0110 nnnqqq1011 输出方程简化为：输出方程简化为：nnqqz01 现现 态态次次 态态输输 出出q1 n q0 n q1 n+1 q0 n+1 z 0 00 1 0 11 0 0 1 0 0 0 0 1 x x= =0 0时时的的状状态态图图/1q/0q/000110100nnqqxz01)( nqxj10 10 knqxj01 11 k当当x=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：作出作出x=1的状态表：的状态表：将将x=0与与x=1的状态图合并起来

6、得完整的状态图。的状态图合并起来得完整的状态图。nnnqqq0110 nnnqqq1011 输出方程简化为：输出方程简化为：nnqqz01 各触发器的次态方程：各触发器的次态方程：nnnnnqqxqkqjq01000010)( nnnnnqqxqkqjq10111111) (现现 态态次次 态态输输 出出q1 n q0 n q1 n+1 q0 n+1 z 0 01 0 1 00 1 1 0 1 0 0 0 0 x x= =1 1时时的的状状态态图图/00010/0q0101/1q1/0010/11/10/0000/0101/0完完整整的的状状态态图图nnqqxz01)( 根据状态表或状态图，根

7、据状态表或状态图， 可画出在可画出在cp脉冲作用下电路的时序图。脉冲作用下电路的时序图。（5 5）画时序波形图。）画时序波形图。1/0010/11/10/0000/0101/0xcp1234560qz1q（6 6）逻辑功能分析：）逻辑功能分析： 当当x=1=1时，按照减时，按照减1 1规律规律从从1001001010010010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，状态（最小数）时，输出输出z=1=1。 该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。 当当x=0=0时，按照加时，按照加1 1规律从规律从0001100000011000循

8、环变化，循环变化，并每当转换为并每当转换为1010状态（最大数）时，输出状态（最大数）时，输出z=1=1。所以该电路是一个可控的所以该电路是一个可控的3 3进制计数器。进制计数器。1/0010/11/10/0000/0101/0完完整整的的状状态态图图cp1 1= =q0 0 （当（当ff0 0的的q0 0由由0101时，时，q1 1才可能改变状态。）才可能改变状态。）三、异步时序逻辑电路的分析举例三、异步时序逻辑电路的分析举例例例6.2.2：试分析如图所示的时序逻辑电路试分析如图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1 1）写出各

9、逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：cp0 0= =cp （时钟脉冲源的上升沿触发。（时钟脉冲源的上升沿触发。）c1ff01d1ffc11dcp0qq1z&输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（3）作状态转换表。）作状态转换表。（2）将各驱动方程代入）将各驱动方程代入d触发器的特性方程，得各触发器的次态方程：触发器的特性方程，得各触发器的次态方程：nnqdq0010 （cp由由01时此式有效）时此式有效） 1111nnqdq （q0由由01时此式有效）时此式有效） nnqqz01 nqd00 nqd11 现现 态态次次 态态输输 出出时钟脉冲时钟脉冲q1

10、 n q0 n q1 n+1 q0 n+1 zcp1 cp0 cp1 1= =q0 0时钟方程：时钟方程：cp0 0= =cp0 0 1 0 0 0 111 1 01 0 1 010 0 100 0 （4）作状态转换图、时序图。）作状态转换图、时序图。（5 5）逻辑功能分析）逻辑功能分析 该电路一共有该电路一共有4个状态个状态00、01、10、11，在，在cp作用下，按照减作用下，按照减1规律循规律循环变化，所以是一个环变化，所以是一个4进制减法计进制减法计数器数器，z是借位信号。是借位信号。q/0/0/110111000q/001cpz1qq0计数器计数器用以统计输入脉冲用以统计输入脉冲cp

11、cp个数的电路。个数的电路。 6.3 6.3 计数器计数器计数器的分类：计数器的分类：（2 2）按数字的增减趋势可分为加法计数器、减）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。法计数器和可逆计数器。（1 1）按计数进制可分为二进制计数器和非二进）按计数进制可分为二进制计数器和非二进制计数器。制计数器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3 3）按计数器中触发器翻转是否与计数脉冲同）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。步分为同步计数器和异步计数器。 一、二进制计数器一、二进制计数器1 1二进制异步计数器二

12、进制异步计数器 （1 1）二进制异步加法计数器（）二进制异步加法计数器（4 4位）位） 工作原理：工作原理： 4个个jk触发器都接成触发器都接成t触发器。触发器。 每当每当q2由由1变变0，ff3向相反的状态翻转一次。向相反的状态翻转一次。 每来一个每来一个cp的下降沿时，的下降沿时，ff0向相反的状态翻转一次；向相反的状态翻转一次； 每当每当q0由由1变变0，ff1向相反的状态翻转一次；向相反的状态翻转一次； 每当每当q1由由1变变0，ff2向相反的状态翻转一次；向相反的状态翻转一次；1j1kc12q1qcpff3r1kff21jc1r1kff1q1j0c1rr0ff1jc11kq31cr计

13、数脉冲清零脉冲qqqq用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。由时序图可以看出，由时序图可以看出，q0 0、ql、q2 2、q3 3的周期分别是计数脉冲的周期分别是计数脉冲( (cp) )周周期的期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，因而计数器也可作为分频器。倍，因而计数器也可作为分频器。cpq0q1q2q3000100110110101000101000010110010100q1101111101110q31011q100001100q20111（2 2）二进制异步减法计数器）二进制异步减法计数器用用4 4个上升沿触发的个上升

14、沿触发的d触发器组成的触发器组成的4 4位异步二进制减法计数器。位异步二进制减法计数器。 工作原理：工作原理：d触发器也都接成触发器也都接成t触发器触发器。 由于是上升沿触发，则应将低位触发器的由于是上升沿触发，则应将低位触发器的q端与相邻高位触发端与相邻高位触发器的时钟脉冲输入端相连，即从器的时钟脉冲输入端相连，即从q端取借位信号。端取借位信号。 它也同样具有分频作用。它也同样具有分频作用。c1cpff31dq3计数脉冲qrq31dqq22ffc1r2q1dqq11ffc1r1q1dqq00ffc1r0q清零脉冲cr二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和

15、状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为为了提高计数速度，可采用同步计数器。了提高计数速度，可采用同步计数器。 cpq0q1q2q32310qqq q00001111111011011100101110011010100001110110010101000011001000012 2二进制同步计数器二进制同步计数器（1 1）二进制同步加法计数器）二进制同步加法计数器 由于该

16、计数器的由于该计数器的翻转规律性较强，只翻转规律性较强，只需用需用“观察法观察法”就可就可设计出电路：设计出电路：因为是因为是“同步同步”方式，方式，所以将所有触发器的所以将所有触发器的cpcp端连在一起，接计端连在一起，接计数脉冲。数脉冲。 然后分析状态图，然后分析状态图，选择适当的选择适当的jkjk信号。信号。计数脉冲计数脉冲序号序号电电 路路 状状 态态等效十进等效十进制数制数q3 q2 q1 q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11

17、0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 001234567891011121314150ff1krc11j清零脉冲q01k1qqffc11jq1k计数脉冲&22ff1j&01jqcp3r1kqcrqc11&rr3ffc1q1分析状态图可见：分析状态图可见：ff0 0：每来一个：每来一个cp，向相反的状态翻转一次。所以选：向相反的状态翻转一次。所以选：j0 0= =k0 0=1=1ff1 1：当：当q0 0=1=1时，来一个时，来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j1 1= =k1 1= = q0 0ff2

18、2：当：当q0 0q1 1=1=1时，时， 来一个来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j2 2= =k2 2= = q0 0q1 1ff3 3： 当当q0 0q1 1q2 2=1=1时，时， 来一个来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j3 3= =k3 3= = q0 0q1 1q2 2（2 2）二进制同步减法计数器）二进制同步减法计数器分析分析4 4位二进制同步减法计数器的状态表，很容易看出，只要将各位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：触发器的驱动方程改为： 将加法计数器和减法计数器

19、合并起来，并引入一加将加法计数器和减法计数器合并起来，并引入一加/ /减控制信号减控制信号x便构便构成成4 4位二进制同步可逆计数器，各触发器的驱动方程为：位二进制同步可逆计数器，各触发器的驱动方程为：就构成了就构成了4 4位二进制同步减法计数器。位二进制同步减法计数器。（3 3）二进制同步可逆计数器）二进制同步可逆计数器21033qqqkj 1022qqkj 011qkj 100 kj21021033qqqxqqxqkj 101022qqxqxqkj 0011qxxqkj 100 kj 当控制信号当控制信号x=1时，时，ff1ff3中的各中的各j、k端分别与低位各触发器的端分别与低位各触发器

20、的q端相连，作加法计数。端相连，作加法计数。作出二进制同步可逆计数器的逻辑图：作出二进制同步可逆计数器的逻辑图：实现了可逆计数器的功能。实现了可逆计数器的功能。 当控制信号当控制信号x=0时，时，ff1ff3中的各中的各j、k端分别与低位各触发器端分别与低位各触发器的端相连，作减法计数。的端相连，作减法计数。qqr02q11jqcrrqff清零脉冲ffc10c11k1k计数脉冲1k1qc12rcpq1j1ff1j1j1kqr3c1ff3q&111x加/减控制信号3 3集成二进制计数器举例集成二进制计数器举例 （1 1）4 4位二进制同步加法计数器位二进制同步加法计数器7416174161rc1

21、&q1j1k&13q&q&rc11j1k&12q&q&rc11j1k&11q&q&rc11j1k&10q0d1&1epet11d2d3dcpldrdrco 异步清零。异步清零。7416174161具有以下功能：具有以下功能： 计数。计数。 同步并行预置数。同步并行预置数。rco为进位输出端。为进位输出端。 保持。保持。01111rd清零清零0111ld预置预置 0 01 1ep et使能使能cp时钟时钟 d3 d2 d1 d0 d3 d2 d1 d0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持计计 数数q3 q2 q1 q0输出输出工作模式工作模式异步清零异

22、步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数7416174161的功能表的功能表41235671516cpd0d1d2gndq3q2q1vcc74161891011121413rd3ddlepetq0rcoqcpq0q21q3ldrddd0d21d3epetrco121314150120清零异步同步置数加法计数保持（2）4位二进制同步可逆计数器位二进制同步可逆计数器741910111ld预置预置100en使能使能01d/ u加加/减控制减控制cp时钟时钟d3 d2 d1 d0 d3 d2 d1 d0预置数据输入预置数据输入d3 d2 d1 d0保保 持持计计 数数计计

23、 数数q3 q2 q1 q0输输 出出工作模式工作模式异步置数异步置数数据保持数据保持加法计数加法计数减法计数减法计数74191的功能表的功能表ld3q2qd/uencp0d1d2d3drcomax/min1q0q7419141235671516vcc741918910111214133d0q1gndd1en d/uq3q2qd2ldmax/minrcocp0d二、非二进制计数器二、非二进制计数器n进制计数器又称模进制计数器又称模n计数器。计数器。当当n=2n时，就是前面讨论的时，就是前面讨论的n位二进制计数器；位二进制计数器；当当n2n时，为非二进制计数器。非二进制计数时，为非二进制计数器。

24、非二进制计数器中最常用的是十进制计数器。器中最常用的是十进制计数器。1 1 84218421bcd码同步十进制加法计数器码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：）写出驱动方程：10 j10 knnqqj031 nqk01 nnqqj012 nnqqk012 nnnqqqj0123 n03qk qq1kr1j2qc10c111jffrq计数脉冲清零脉冲cr0q1jrffq11kc13ff1krffc1cp2q1q1k1j3&然后将各驱动方程代入然后将各驱动方程代入jk触发器的特性方程，得

25、各触发器的次态方程触发器的特性方程，得各触发器的次态方程:（2）转换成次态方程：）转换成次态方程： 先写出先写出jk触发器的特性方程触发器的特性方程nnqqj031 10 j10 knqk01 nnqqj012 nnqqk012 nnnqqqj0123 n03qk nnnqkqjq 1nnnnqqkqjq0000010 nnnnnnnnqqqqqqkqjq10103111111 nnnnnnnnnqqqqqqqkqjq201201222212 nnnnnnnnnqqqqqqqkqjq303012333313 （3）作状态转换表。）作状态转换表。设初态为设初态为q3 3q2 2q1 1q0 0=

26、0000=0000，代入次态方程进行计算，得状态转换表。，代入次态方程进行计算，得状态转换表。现现 态态次次 态态q3 n q2 n q1 n q0 n q3 n+1 q2 n+1 q1 n+1 q0 n+1 nnqq010 nnnnnnqqqqqq1010311 nnnnnnnqqqqqqq20120112 nnnnnnnqqqqqqq30301213 0 0 0 010000 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1010011000010000010100110111000011001（4 4）作状态图）作

27、状态图 和时序图。和时序图。2310qqq q0000100001000011000100101001010101100111cp12345678910q0q1q2q3（5）检查电路能否自启动）检查电路能否自启动 用同样的分析方法分别求出用同样的分析方法分别求出6种无效状态下的次态，得到完整的状态种无效状态下的次态，得到完整的状态转换图。转换图。 由于电路中有由于电路中有4个触发器，它们的状态组合共有个触发器，它们的状态组合共有16种。而在种。而在8421bcd码码计数器中只用了计数器中只用了10种，称为有效状态。其余种，称为有效状态。其余6种状态称为无效状态。种状态称为无效状态。 当由于某种

28、原因，使计数器进入无效状态时，如果能在时钟信号作用当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有下，最终进入有效状态，我们就称该电路具有自启动自启动能力能力。1001000010001q3010100100100qq有效循环0011q01100111100002111111101101110010101011可见，该计数器能够自启动。可见，该计数器能够自启动。nnqq010 nnnnnnqqqqqq1010311 nnnnnnnqqqqqqq20120112 nnnnnnnqqqqqqq30301213 28421bcd码异步十进制加法计数

29、器码异步十进制加法计数器cp2 2= =q1 1 （当（当ff1 1的的q1 1由由1010时，时，q2 2才可能改变状态。）才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1 1）写出各逻辑方程式。）写出各逻辑方程式。 时钟方程：时钟方程： cp0 0= =cp （时钟脉冲源的下降沿触发。）（时钟脉冲源的下降沿触发。）cp1 1= =q0 0 （当（当ff0 0的的q0 0由由1010时，时，q1 1才可能改变状态。才可能改变状态。) )cp3 3= =q0 0 （当（当ff0 0的的q0 0由由1010时，时，

30、q3 3才可能改变状态才可能改变状态) )1j1kc12q1qcpff3r1kff21jc1r1kff1q1j0c1rr0ff1jc11kq31cr计数脉冲清零脉冲qqqq&各触发器的驱动方程：各触发器的驱动方程：10 j10 knqj31 11 k12 j12 knnqqj123 13 k1j1kc12q1qcpff3r1kff21jc1r1kff1q1j0c1rr0ff1jc11kq31cr计数脉冲清零脉冲qqqq&（2）将各驱动方程代入）将各驱动方程代入jk触发器的特性方程，得各触发器的触发器的特性方程，得各触发器的次态方程：次态方程：nnnnqqkqjq0000010 （cp由由10时

31、此式有效）时此式有效） nnnnnqqqkqjq13111111 （q0由由10时此式有效）时此式有效） nnnnqqkqjq2222212 （q1由由10时此式有效）时此式有效） nnnnnnqqqqkqjq312333313 （q0由由10时此式有效）时此式有效） 10 j10 knqj31 11 k12 j12 knnqqj123 13 k （3）作状态转换表。）作状态转换表。设初态为设初态为q3q2q1q0=0000，代入次态方程进行计算，得状态转换表。，代入次态方程进行计算，得状态转换表。nnqq212 nnqq010 （cp由由10时）时） nnnqqq1311 （q0由由10时）

32、时） （q1由由10时）时） nnnnqqqq31213 （q0由由10时）时） 现现 态态次次 态态时钟脉冲时钟脉冲q3 n q2 n q1 n q0q3 n+1 q2 n+1 q1 n+1 q0 n+1 cp3 cp2 cp1 cp00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 110000100110000100000101001101110000110010000000000000000013 3集成十进制计数器举例集成十进制计数器举例（1 1）84218421bcd码同步加法计数器码同步加法计

33、数器741607416001111rd清零清零0111ld预置预置 0 01 1ep et使能使能cp时钟时钟 d3 d2 d1 d0 d3 d2 d1 d0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持十进制计十进制计 数数q3 q2 q1 q0输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数7416074160的功能表的功能表3q2qetcp0d1d2d3drco1q0q74160eprddl41235671516cpd0d1d2gndq3q2q1vcc74160891011121413rd3ddle

34、petq0rco（2 2）二）二五五十进制异步加法计数器十进制异步加法计数器7429074290二进制计数器的时钟输入端为二进制计数器的时钟输入端为cp1 1，输出端为，输出端为q0 0；五进制计数器的时钟输入端为五进制计数器的时钟输入端为cp2 2，输出端为，输出端为q1 1、q2 2、q3 3。7429074290包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的五进制计数器。位二进制计数器和一个独立的五进制计数器。 如果将如果将q0 0与与cp2 2相连，相连，cp1 1作时钟输入端，作时钟输入端，q0 0q3 3作输出端，则为作输出端，则为84218421bcd码十进制计数器

35、。码十进制计数器。如果将如果将q3与与cp0相连，相连，cp2作时钟输入端，从高作时钟输入端，从高位到低位的输出为位到低位的输出为q0 q3 q2 q1 时，则构成时，则构成5421bcd码十进制计数器。码十进制计数器。rqc1c1rqc11kcpr1k1j1j1j1j1kq1krc1qss&3q0q1qq220(1)r0(2)r9(1)r9(2)1cpr11& 7429074290的功能：的功能： 异步清零。异步清零。 计数。计数。 异步置数（置异步置数（置9 9）。）。 复位输入复位输入置位输入置位输入时时 钟钟输输 出出工作模式工作模式r0（1） r0（2）r9（1） r9（2）cpq3

36、 q2 q1 q01 11 10 00 0 0 00 0 0 0异步清零异步清零0 01 11 11 0 0 11 0 0 1异步置数异步置数0 0 0 00 00 0计计 数数计计 数数计计 数数计计 数数加法计数加法计数4123567891011121314gndvcc74ls2909(1)nc9(2)nc0(1)0(2)21q3q0q1q2cpcprrrr三、集成计数器的应用三、集成计数器的应用（1 1）同步级联。）同步级联。例：用两片例：用两片4 4位二进制加法计数器位二进制加法计数器7416174161采用同步级联方式构成的采用同步级联方式构成的8 8位位二进制同步加法计数器，模为二

37、进制同步加法计数器，模为161616=25616=256。1 1计数器的级联计数器的级联3q2qetcp0d1d2d3drco1q0q74161(1)eprddld13dd3dcpq q00rco74161(2)l21etqdqr2dep111计数脉冲清零脉冲0132q q q q4576q q q q（2 2）异步级联）异步级联 例：用两片例：用两片74191采用异步级联方式构成采用异步级联方式构成8位二进制位二进制异步可逆计数器。异步可逆计数器。ld3q2qd/uencp0d1d2d3drcomax/min1q0q74191(2)ld3q2qd/uencp0d1d2d3drcomax/mi

38、n1q0q74191(1)计数脉冲d/uenl0132q q q qq6q7q4q5d（3）用计数器的输出端作进位）用计数器的输出端作进位/借位端借位端有的集成计数器没有进位有的集成计数器没有进位/借位输出端，这时可根据具体情况，借位输出端，这时可根据具体情况，用计数器的输出信号用计数器的输出信号q3、q2、q1、q0产生一个进位产生一个进位/借位。借位。例：用两片例：用两片74290采用异步级联方式组成的二位采用异步级联方式组成的二位8421bcd码十进制码十进制加法计数器。加法计数器。 模为模为1010=1003q2q1q0q74290(1)cp1cp2r0(2)r0(1)r9(1)9(2

39、)rq0q12qq374290(2)cp1cp20(2)rr0(1)9(1)rr9(2)计数脉冲置数脉冲清零脉冲个位输出十位输出01q2qq3q01q2qq3q2 2组成任意进制计数器组成任意进制计数器（1）异步清零法）异步清零法适用于具有异步清零端的集成计数器。适用于具有异步清零端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的6进制计数器。进制计数器。ewb演示演示160组成组成6进制进制q2epd2cpetq计数脉冲dr1rco0qqq11dqld7416123110d3d0qq32310qqq q000010000100001100010010100

40、1010101100111&（2）同步清零法）同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器例：用集成计数器74163和与非门组成的和与非门组成的6进制计数器。进制计数器。qdretep74163drco33qd211ql010qdcpdd1计数脉冲2&0132q q q q3q0010000000011q0001q1q010020101ewb演示演示163组成组成6进制进制（3）异步预置数法）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器例：用集成计数

41、器74191和与非门组成的余和与非门组成的余3码码10进制计数器。进制计数器。ld3q2qd/uencp0d1d2d3drcomax/min1q0q7419100计数脉冲&q30qq21q1100011001101001101002q11011qqq3010101111001011010001010ewb演示演示191组成组成余余3码十进制码十进制（4）同步预置数法）同步预置数法同步预置数法适用于具有同步预置端的集成计数器。同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的7进制计数器。进制计数器。qdretep74160drc

42、o33qd211ql010qdcpdd1计数脉冲200111q30qq21q3q0101000110111q0100q1q1000210010110ewb演示演示160组成组成7进制进制例例6.3.16.3.1 用用7416074160组成组成4848进制计数器。进制计数器。先将两芯片采用同步级联方式连接成先将两芯片采用同步级联方式连接成100100进制计数器，进制计数器， 然后再用异步清零法组成了然后再用异步清零法组成了4848进制计数器。进制计数器。解：解：因为因为n4848，而，而7416074160为模为模1010计数器，所以要用两片计数器，所以要用两片7416074160构成构成.

43、.。3q2qetcp0d1d2d3drco1q0q74160(1)eprddld13dd3dcpq q00rco74160(2)l21etqdqr2dep1计数脉冲&113 3组成分频器组成分频器前面提到，模前面提到，模n计数器进位输出端输出脉冲的频率是输入脉冲计数器进位输出端输出脉冲的频率是输入脉冲频率的频率的1/1/n，因此可用模，因此可用模n计数器组成计数器组成n分频器。分频器。解：解： 因为因为32768=232768=21515，经，经1515级二分频，就可获得频率为级二分频，就可获得频率为1 1hz的脉冲的脉冲信号。因此将四片信号。因此将四片7416174161级联，从高位片（级联

44、，从高位片（4 4）的）的q2 2输出即可。输出即可。例例6.3.26.3.2 某石英晶体振荡器输出脉冲信号的频率为某石英晶体振荡器输出脉冲信号的频率为3276832768hz，用，用7416174161组成分频器，将其分频为频率为组成分频器，将其分频为频率为1 1hz的脉冲信号。的脉冲信号。1det1d31rcod102ldq3q01cpd3dqddqd74161(4)rcoqdrcol0cpd13101qrqd3depq2d2ddcp1cpr023rd74161(2)q qrqqetd74161(3)2121d00qep31etet1q21d=32768hzrcodd0epqd=1hzf1

45、epf1174161(1)dlq32l3214212212115214 4组成序列信号发生器组成序列信号发生器序列信号序列信号在时钟脉冲作用下产生的一串周期性的二进制信号在时钟脉冲作用下产生的一串周期性的二进制信号。例：用例：用74161及门电路构成序列信号发生器。及门电路构成序列信号发生器。其中其中74161与与g1构成了一个模构成了一个模5计数器。计数器。 ，因此，这是一个，因此，这是一个01010序列信号发生器，序列长度序列信号发生器，序列长度p=5。20qqz 3q2qetcp0d1d2d3drco1q0q74161eprddl11&zcp&1g1g2g30132q q q q0101

46、0z输出输出0 0 1 0 1 00 1 11 0 00 0 0 q1 n+1 q1 n+1 q0 n+1 次次 态态0 0 0 0 0 10 1 00 1 11 0 0 q2 n q1 n q0 n 现现 态态状状 态态 表表 例例6.3.3 试用计数器试用计数器74161和数据选择器设计一个和数据选择器设计一个01100011序列发生器。序列发生器。 解：解：由于序列长度由于序列长度p=8，故将，故将74161构成模构成模8计数器，并选计数器，并选用数据选择器用数据选择器74151产生所需序列。产生所需序列。112dd0retdepdlcpqq31741613qd1rco2qd0cp1dz

47、2d74151d6dddg74y3d150dy0a1a2a111100005组成脉冲组成脉冲 分配器分配器074138y2dd1y3gy1etqd32agacpr27aycpy652aqd022b03000yq11y6rco3q4ep0741611yd7y21dy15yy1yyglyy411cpq0q1q20y1y2y3y4y5y6y7y6.4 6.4 数码寄存器与移位寄存器数码寄存器与移位寄存器集成数码寄存器集成数码寄存器74lsl75 ：一、一、 数码寄存器数码寄存器数码寄存器数码寄存器存储二进制数码的时序电路组件存储二进制数码的时序电路组件1drc1qqr1dc1qrc11d1ffq11

48、q2ffq22q3ffq33q1dd32d1drc1r0101dqqff0dq0cp7474ls175175的功能的功能: :rd是异步清零控制端。是异步清零控制端。d0d3是并行数据输入端，是并行数据输入端，cp为时钟脉冲端。为时钟脉冲端。q0q3是并行数据输出端。是并行数据输出端。0111rd清零清零10cp时钟时钟 d0 d1 d2 d3 d0 d1 d2 d3输输 入入0 0 0 0d0 d1 d2 d3保保 持持保保 持持q0 q1 q2 q3输输 出出工作模式工作模式异步清零异步清零数码寄存数码寄存数据保持数据保持数据保持数据保持7474ls175175的功能表的功能表二二、移位寄

49、存器、移位寄存器 移位寄存器移位寄存器不但可以寄存数码，而且在移位脉冲作用不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动下，寄存器中的数码可根据需要向左或向右移动1 1位。位。1 1单向移位寄存器单向移位寄存器 （1 1）右移寄存器（）右移寄存器（d触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）右移寄存器的结构特点：右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。左边触发器的输出端接右邻触发器的输入端。qrc11d1dc1rq1dc1rq1dqrc1q0q1q2q3cpcrid串行输入串行输出d0d1d20ff1ff2ff3ff并 行

50、输 出d3移位脉冲移位脉冲输入数码输入数码输输 出出cpdiq0 q1 q2 q300 0 0 0 设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数码，串行输入数码di=1101，从高，从高位到低位依次输入。其位到低位依次输入。其状态表如下：状态表如下：qrc11d1dc1rq1dc1rq1dqrc1q0q1q2q3cpcrid串行输入串行输出d0d1d20ff1ff2ff3ff并 行 输 出d3111 0 0 01 1 0 012030 1 1 0141 0 1 1右移寄存器的时序图：右移寄存器的时序图： 由于右移寄存器移位的方向由于右移寄存器移位的方向为为diq0 0q

51、1 1q2 2q3 3，所以，所以又称又称上移寄存器上移寄存器。 在在4 4个个cpcp作用下，输入的作用下，输入的4 4位位串行数码串行数码11011101全部存入了寄存器全部存入了寄存器中。中。这种方式称为这种方式称为串行输入方式串行输入方式。619273584cp1d1i01203q1qqq移位脉冲移位脉冲输入数码输入数码输输 出出cpdiq0 q1 q2 q30123411010 0 0 01 0 0 01 1 0 00 1 1 01 0 1 1（2 2）左移寄存器）左移寄存器 2 2 双向移位寄存器双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端将右移寄存器和左移寄存

52、器组合起来，并引入一控制端s便构成便构成既可左移又可右移的双向移位寄存器。既可左移又可右移的双向移位寄存器。左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。右边触发器的输出端接左邻触发器的输入端。1dc1rq1dqrc1q1d1dc1c1rqrcpcrd01dff0ff1ff23ff20并 行 输 出3qq1qqid串行输入串行输出2d3d当当s=1时，时，d0=dsr、d1=q0、d2=q1、d3=q2，实现右移操作；，实现右移操作；其中，其中，dsr为右移串行输入端，为右移串行输入端，dsl为左移串行输入端。为左移串行输入端。当当s=0时，时，d0=q1

53、、d1=q2、d2=q3、d3=dsl，实现左移操作。，实现左移操作。rff1dc13q&1r1dc12ffq&1r1dc11ffq&1ff&c1r01dq1111qqqq1302cpcr串行输入sld（左移）串行输入dsr（右移）串行输出dor（右移）串行输出dol（左移）移位控制ss=1：右移s=0：左移并 行 输 出 d d触发器组成的双向移位寄存器：触发器组成的双向移位寄存器：三、集成移位寄存器三、集成移位寄存器741947419474194为四位双向移位寄存器为四位双向移位寄存器。 q0和和q3分别是左移和右移时的串行输出端，分别是左移和右移时的串行输出端，q0、q1、q2和和q3为

54、为并行输出端。并行输出端。 dsl 和和dsr分别是左移和右移串行输入。分别是左移和右移串行输入。d0、d1、d2 2和和d3是并行输是并行输入端。入端。0q1qs3d2d1d0d2q3q7419441235671516d0d1d2gndq3q2q1vcc74194891011121413rd3d0sq0srdcpslsr01srsls1cpdddd74194的功能表的功能表输输 入入输输 出出工作模式工作模式清零清零控控 制制串行输入串行输入时钟时钟并行输入并行输入rds1 s0dsl dsrcpd0 d1 d2 d3q0 q1 q2 q30 0 0 0 0异步清零异步清零10 0 q0n

55、q1n q2n q3n保保 持持110 10 1 1 0 1 q0n q1n q2n0 q0n q1n q2n右右 移移111 01 01 0 q1n q2n q3n 1q1n q2n q3n 0左左 移移11 1 d0 d1 d2 d3d0 d1 d2 d3并行置数并行置数四、移位寄存器构成的移位型计数器四、移位寄存器构成的移位型计数器 1. 环形计数器环形计数器 环形计数器的特点：环形计数器的特点： 电路简单，电路简单，n位移位寄存器可以计位移位寄存器可以计n个数，实现模个数，实现模n计数器。状态为计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。的输出端的序号等于计数

56、脉冲的个数，通常不需要译码电路。0q1qs3d2d1d0d2q3q74194srdcpdslsrd01111000start0q31000q0100q2q0010100012扭环形计数器扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。 一般来说，一般来说，n位移位寄存器可以组成模位移位寄存器可以组成模2n的扭环形计数器，只需将末级的扭环形计数器，只需将末级输出反相后，接到串行输入端。输出反相后，接到串行输入端。qd1sr013sqqssld74194drddcpq02d1d32010清零1q100000012qq000

57、00300111q11000111111011116.5 6.5 时序逻辑电路的设计方法时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1 1同步时序逻辑电路的设计步骤同步时序逻辑电路的设计步骤（3 3）状态分配，又称状态编码。即把一组适当的二进制代码分配给）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。简化状态图（表）中各个状态。（1 1）根据设计要求，设定状态，导出对应状态图或状态表。）根据设计要求，设定状态，导出对应状态图或状态表。（2 2）状态化简。消去多余的状态，得简化状态图（表）。）状态化简。消去多余的状态，得简

58、化状态图（表）。（4 4）选择触发器的类型。）选择触发器的类型。（5 5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。电路的输出方程和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。检查电路能否自启动。2 2同步计数器的设计举例同步计数器的设计举例例例6.5.16.5.1 设计一个同步设计一个同步5 5进制加法计数进制加法计数器器（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，设定状态，）

59、根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。s0s1s2s3s4s0s1s2s3s4状态转换顺序状态转换顺序00001y输输 出出0 0 1 0 1 00 1 11 0 00 0 0 q1 n+1 q1 n+1 q0 n+1 次次 态态0 0 0 0 0 10 1 00 1 11 0 0 q2 n q1 n q0 n 现现 态态状态转换编码表状态转换编码表（3 3）选择触发器。选用）选择触发器。选用jk触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。 列出列出jk触发器的驱动表触发器的驱动表，画

60、出电路的次态卡诺图。，画出电路的次态卡诺图。0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 q q1 0n n2qn1000011110001010100011000根据次态卡诺图和根据次态卡诺图和jk触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 jn00n1q10qq101n112002kn00n1q10qq101n11200200101 102qqj 12 kq q10n n2qn1000011110001010100