集成电路课程设计

1、大 连 理 工 大 学集成电路课程设计Integrated Circuit Design EDA报 告姓 名： 学 号： 班 级： 专 业： _目 录1集成电路设计EDA软件入门.22全定制设计CMOS反相器.43版图提取原理图.174时钟发生器电路修改.255MUX4_1电路修改.29_1 集成电路设计EDA软件入门1.1 设计平台（1） 硬件资源：服务器采用Dell SC440型计算机，PD3.0处理器，2G内存；PC终端采用Dell320型计算机，PD3.0处理器，1G内存。（2） 软件资源：MentorGraphics公司的系列IC设计软件。本课程涉及的软件介绍如下。ICstudio：

2、集成电路设计环境，实现前端逻辑和后端版图之间的无缝交互设计；Design-Architect IC：原理图设计工具，实现原理图、符号图编辑及仿真环境设置；Eldo：高精度Spice晶体管级仿真器；EZwave：波形观察和处理工具；IC Station：版图编辑工具；Calibre DRC：设计规则检查（DRC）工具；Calibre LVS：版图与原理图对照（LVS）工具；Calibre xRC：全芯片寄生参数提取工具。1.2 进入Linux系统步骤（1） 开机，用上下键选择到Linux系统栏目，按enter键进入Linux5；（2） 登录操作系统（用户名user*，无密码）；（3） 打开桌面的

3、“我的电脑”，熟悉Linux操作系统下的文件管理系统；（4） 打开桌面的“系统终端”，掌握常用命令字；常用命令字：pwd（显示当前路径)，cd（改变当前路径到指定位置），ls（列出当前路径下的文件和文件夹），source（读取并执行指定文件中的命令）。1.3 启动IC设计软件步骤（1） $ cd /home/EDA/mentor_setup（2） $ source all.setup（3） $ cd /home/ mentor_work/9/zyy_21409003（4） $ icstudio1.4 软件使用入门操作步骤（注：仅需文字说明）（1） 创建一个工程：在ICstudio中，File&

4、gt;New>Project；（2） 给工程命名，并选择project location，/home/user9/mentor_work/zyy；（3） 编辑location map editor，分别加入MGC Design Kit、standard MGC libraries,并使其指向正确路径（4） 编辑setting editor，使process文件、DRC文件、LVS文件、SDL文件、PEX文件指向正确位置，分别是MGC_DESIGN_KIT下的对应文件名的文件；（5） 点击finish，完成project添加（6） 创建一个库：在ICstudio中，File>New&

5、gt;Library；（7） 创建一个视图：在ICstudio中，File>New>View;cellname为其所在的cell，schematic type为原理图，layout type为版图；（8） 在schematic图中添加元件例化，快捷键I，并可以按住Q调整元件属性；（9） 完成原理图后在Tools>generator symbol 生产符号图；（10） 建立测试电路，加电源激励进行仿真，观测波形分析仿真结果；（11） 逐层绘制版图，并通过calibre软件的DRC与LVS测试；1.5 小结第一节课我们主要学习了mentor软件的基本使用方法，在之前的数字电路集成

6、设计课程中，我们曾经使用虚拟机模拟linux系统下使用cadence icfb进行过4位加法器的设计，而这次的课程设计使用的为mentor，其中许多操作都与cadence 非常类似，但是这次我们使用的是全定制绘制法，即每一层版图都需要自己进行绘制，不同于之前直接调用NMOS和PMOS等，在步骤上比cadence要负责很多，也让我对MOSFET工艺有了新的了解，之前对衬底，阱和掺杂一直只有印象但是哪层与哪层之间的联系，如何成为不同的MOSFET的并不了解，经过这次学习，我弄懂了许多之前不太懂得概念，并对课程设计非常感兴趣。全定制设计CMOS反相器2.1 电路设计要求（1） 电路功能：见下表。 输

7、入输出1001（2） 改变晶体管尺寸，进行仿真对比。选择阈值电压Vm=VDD/2、延迟小（小于50ps）、翻转快（上升/下降时间小于50ps）、功耗低的电路完成版图设计。（3） 工艺：采用mentor自带的0.13µm工艺库，p衬底n阱工艺。（4） 电源电压1.2VDC。2.2 原理图及符号图设计基于Design-Architect IC软件完成原理图和符号图的设计。原理图见图2.1。符号图见图2.2。命名为inverter 。由1个PMOS管和1个NMOS管组成。输入端为IN，输出端为OUT。初始管子尺寸的确定：根据反相器电路原理，电路的延迟时间与宽长比的关系为反比，为了减小延迟，

8、NMOS和PMOS的长宽比。工作原理：当输入为高电平时，P管截止，N管导通，输出低电平；当输入为低电平时，P管导通，N管截止，输出高电平。图2.1 原理图图2.2 符号图2.3 仿真分析（1） 仿真设置基于Design-Architect IC软件完成仿真测试电路的设计。反相器的延迟是在它驱动另一个相同的反相器作为负载的条件下测量的。因此仿真电路如图2.3所示。输入端命名IN，驱动反相器输出端命名OUT2，负载反相器输出端命名OUT1。图2.3 仿真测试电路 为了验证电路功能，以及测量延迟和上升、下降时间，采用瞬态分析，在输入端IN施加脉冲电压源，输入脉冲上升、下降时间设为0；为了测阈值电压，

9、对输入端IN进行直流电压扫描。网表及说明如下（*后面的汉语为说明）。.include lib.eldo TT *调用器件模型库：lib.eldo文件中的TT库.global VDD GROUND *定义VDD和GROUND为全局变量*component *子电路描述.subckt inverter OUT IN *子电路模块inverter，端口为OUT和IN；M1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1 *晶体管M1，漏极接OUT、栅极接IN、源极接VDD、基极接N$1，器件模型pch，沟道宽0.15，沟道长0.13，倍增因子1；M2 OUT IN GROU

10、ND N$3 nch w=0.15 l=0.13 m=1.ends inverter *子电路模块定义结束*main cell *顶层电路描述INV1 OP IP inverter *元件INV1，输出接OP，输入接IP，调用inverter子电路；V2 VDD GROUND DC 1.2V *电源V2，正极接VDD，负极接GROUND，直流，电压1.2V；V1 IN GROUND PULSE (0V 1.2V 0 0ns 0ns 20ns 50ns) *电源V1，正极接IN，负极接GROUND，脉冲源（初始电压0V，脉冲电压1.2V，开始前的延迟时间0，上升时间0ns，下降时间0ns，脉宽2

11、0ns，周期50ns）；.tran 100ps 200ns *瞬态分析，时间步长100ps，终止时间200ns；.dc V2 0 1.2V 0.1V *直流扫描，电源V2， 0到1.2V扫描，步长0.1V；.end *网表结束 * .CONNECT statements*.CONNECT GROUND 0* ELDO netlist generated with ICnet by 'user104' on Mon Jun 18 2012 at 13:57:03* Globals.*.global VDD GROUND* Component pathname : $lib1/in

12、v.group/logic.views/inv*.subckt INV OUT INM2 OUT IN GROUND GROUND nmos w=1.055u l=0.13u m=1 as=57f ad=57f ps=1.06u+ pd=1.06uM1 OUT IN VDD VDD pmos w=0.15u l=0.13u m=1 as=0.399p ad=0.399p ps=2.86u+ pd=2.86u.ends INV* MAIN CELL: Component pathname : $lib1/inv.group/logic.views/inv_test* X_INV2 OUT1 OU

13、T2 INV V1 VDD GROUND DC 1.2V X_INV1 OUT2 N$206 INV V2 N$206 GROUND PULSE ( 0V 1.2V 0nS 1pS 1pS 20nS 50nS )*.end （2） 仿真波形与参数测量基于eldo软件完成仿真，并采用EZwave软件观察波形和测试参数。仿真得到波形如图2.4所示。观察波形，输入端电压波形与输出端反向，因此该电路实现了反相器功能。需考察的参数及其定义见表2.1。参数测量结果如图2.5和图2.6所示。表2.1 反相器主要性能参数说明符号名称定义tpLH上升延迟输入触发输出信号由低电平向高电平转换，测量输入信号50%V

14、DD到输出上升沿的50%VDD的时间。tpHL下降延迟输入触发输出信号由高电平向低电平转换，测量输入信号50%VDD到输出下降沿的50%VDD的时间。tp传播延迟tp = ( tpLH + tpHL) / 2Vm阈值电压输入从0到VDD扫描时，源漏峰值电流对应的输入电压值，或输出电压与输入电压相等时的输入电压值。tr上升时间输出上升沿从10%VDD到90%VDD的时间。tf下降时间输出下降沿从90%VDD到10%VDD的时间。Imax短路电流反相器翻转时，pmos和nmos同时导通的瞬间峰值电流。图2.4 仿真波形图图2.5 阈值电压与短路电流测量图图2.6 延迟与上升下降时间测量图（4） 阈

15、值电压调节根据反相器电路原理，当IN处于逻辑0时,NMOS导通，电压下拉至地，相应的电压近似为0V；而当IN处于逻辑1时，PMOS导通，电压上拉至高电平，相应的电压近似为VDD。选择3组Wp，分析增大pmos沟道宽对电路性能参数的影响。如表2.2所示。序号管子尺寸(µm)L=0.13, Wn=0.15延迟(ps)开关门限Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)WpWp:WntpLHtpHLtpd10.3:0.130.3:0.1525.614.320.20.5054.223.914.0220.5:0.130.5:0.1518.

16、419.518.90.5438.632.918.8231.055:0.131.055:0.1512.627.920.30.6025.327.925.68分析：随着P管尺寸的增加，阈值电压增加，上升延迟时间减小，下降延迟增大，延迟先减小后增加，上升时间减小，下降时间增大，短路电流增大。分析原因，随着P管的W尺寸增大，根据公式与W/L成正比，故短路电流增大；同时，PMOS的W增大，根据tpLH=ln2ReqnCL，Req与W/L成反比，上拉效应变明显，上升时间与上拉时间也减小，但因为N管尺寸没有改变，WN:WP减小，故下拉时间增大，延迟时间为上拉延迟和下降延迟的和的1/2，故先减小后增大。 门限电

17、压公式如上所示，随着Wp增加，Wn不变，故门限电压增加。选择第3组尺寸，此时，阈值电压为0.60，延迟为20.32，上升时间为25.3ps，下降时间为27.9ps，短路电流为25.68uA，第三组满足设计要求。因此，本次设计的管子尺寸为：(W/L)p=1.055µm /0.13µm；(W/L)n=0.15µm /0.13µm。（5）沟道宽度和长度对反相器的影响选择3组Wn，分析增大nmos沟道宽度对电路性能参数的影响。如表2.3所示。同宽长比，选择3组不同沟道长L，分析增大管子尺寸对电路性能参数的影响。如表2.4所示。表2.3 增大nmos沟道宽对反相器

18、性能的影响序号管子尺寸(µm)（L= 1.3）延迟(ps)阈值电压Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)Wn宽长比tpLHtpHLtpd11.51.5:1.325.614.320.20.5054.223.914.0224.54.5:1.351.88.230.00.6917.283.151.3237.57.5:1.382.07.544.70.7214.8128.158.59表2.4 增大管子尺寸对反相器性能的影响序号管子尺寸(µm)（W/L）n= 1.5:1.3 （W/L）p=3:1.3 延迟(ps)阈值电压Vm

19、(V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)LnLptpLHtpHLtpd11.31.325.614.320.20.5054.20623.95114.0222.62.656.029.242.60.53118.8748.06611.7836.56.5194.8114.8154.80.55423.85200.3112.39分析：根据表2.3，随着N管W的增加，L尺寸保持不变，上升延迟时间增加，下降延迟时间减小，延迟时间增加，阈值电压增加。根据表2.4，而当N管和P管W/L保持不变，尺寸增大时，延迟时间增加，阈值电压增加，上升时间增加，下降时间增加，

20、短路电流先减小后增加与W/L成正比，故短路电流增大；同时，NMOS的W增大，根据上式，上升时间与上拉时间也减小，但因为P管尺寸没有改变，WN:WP增大，故下拉时间增大，延迟时间为上拉延迟和下降延迟的和的1/2，故增大。 根据阈值电压表达式： 阈值电压应该减小，而实际测量结果阈值电压增加，存在两种可能，一是记录错误导致其他数据被放到表格中，第二种可能性是由于宽长比增大后，响应的寄生参数改变，vsatn的改变，虽然WP/WN减小，vsatp/vsatn却增加导致了VM值的增加。而根据我们之前学到的理论本征延迟与S成正比，故随着S增加本征延迟增加，这是由于增加晶体管尺寸，也就增加了扩散电容，因而CL

21、增加而根据如上公式，CL增加，延迟增大。而VM略增加，变化并不明显也是有WP/WN比值不变，vsatp/vsatn略有变化的缘故。当VSATP为极小值时，此时IMAX最小，故短路电流先减小后增加。（6）负载电容的影响观察增大扇出系数对电路性能参数的影响。如表2.5所示。表2.5 增大扇出对反相器性能的影响扇出系数延迟(ps)tpLHtpHLtpd112.626.920.3325.446.933.11071.1116.993.930307.9221.1264.550348.6529.2438.9根据表2.5所示，我们可以得出结论随着扇出系数的增加，延迟增加。CL为负载电容，主要包括三个主要部分，

22、门本身的内部扩散电容、互联线电容和扇出电容，扇出系数增加会导致扇出电容增加，因而延迟增加。2.4 版图设计（1） 本次设计中用到的图层说明见表2.6。基于IC station软件完成版图的设计。表2.6 mentor 0.18um工艺版图图层说明层名层号说明NWELL3N阱OD6薄氧，有源区POLYG17多晶硅PP25P+ 注入NP26N+ 注入CO30接触孔M131第1层金属VIA1511，2层金属的过孔M232第2层金属MET1TEXT131金属1的端口标识（2） PMOS管与NMOS管的版图图2.7 PMOS版图图2.8 NMOS版图（3） CMOS反相器版图图2.9 CMOS反相器版图

23、（4） DRC与LVS检查基于Calibre软件完成版图设计规则验证（DRC）和版图与原理图对比（LVS）检查。图2.10 CMOS反相器设计通过DRC、LVS检查2.5 寄生参数提取与后仿真分析基于Calibre软件完成版图的寄生参数提取（PEX），并利用含有寄生参数的网表进行后仿真。对比后仿真与前仿真结果，短路电流变化不明显，上升时间下降时间与延迟有明显增加。分析原因CL为负载电容，主要包括三个主要部分，门本身的内部扩散电容、互联线电容和扇出电容，前仿真是为计算互联线电容的，而连线完成后，互联线电容增加，造成延迟增加。而短路电流主要与器件尺寸有关，和互联线关系不大，故变化不明显。 图2.1

24、1 版图寄生参数网表图2.12 后仿真结果与前仿真结果对比2.6 小结第二次的课程我们完成了一个完整的CMOS反相器的设计，这次设计不同于以往我们直接调用已经画好了的标准单元，而是自己定制标准单元后调用实现器件功能。经过这次课程我对器件尺寸与上升时间、下降时间，延迟以及短路电流之间的关系有了更多的认识，在写报告分析的过程中又一次看到数字集成电路课本，我发现了许多之前自己没理解的公式原理现在都可以看懂了。同时采用全定制绘制PMOS和NMOS也让我对MOS管的工艺结构有了更深的了解，每一层各是什么材料及其之间的最小工艺要求。我通过前后仿真对比，还认识到了合理布线对于优化设计功能结构的重要性，最后，

25、感谢老师耐心指导！版图提取原理图3.1 设计要求现有一套0.5um CMOS工艺标准单元的版图库，要求对指定的两个版图还原设计出它们的原理图，设计符号图，并分析说明其基本功能（组合电路要求写出表达式并化简，归纳其功能；时序电路要求分析电路结构，写出功能表，归纳其功能）。 （5） 电路1编号：A4。（6） 电路2编号：B4。3.2 A4版图提取与分析(1) 初步观察与分析A4版图如图3.1所示。由7个pmos，7个nmos组成；共有5个IO口，分别是A1、A2、A3、A4、YN，以及vdd和gnd。标准单元版图仅采用了金属1和多晶硅1作为连线。为方便观察，可只看TO、PG、W1、A1层，如图3.

26、2所示。图3.1 A4电路全涂层版图 (2) 原理图提取与分析图3.3 A4电路提取的原理图 电路功能表达式及其化简：因此该电路是一个NOR门。生成符号图如图3.5所示。图3.5 A4电路符号图(3)电路网表与LVS检查电路网表如图3.6所示。该电路通过了LVS检查，证明提取的原理图正确。图3.6 A4电路网表与LVS检查4.1 电路工作原理本电路为时钟发生器电路（CLKgen）。电路结构如图4.1所示，由1个与非门和偶数个反相器组成。电路的输入信号TRI首先经过一个与非门，当输入信号为0时，与非门的输出恒为1，输出Y0也因此恒为1，经缓冲器后Y输出也恒为1；当输入信号TRI为1时，与非门相当

27、于一个反相器，电路的环路部分等效于奇数个反相器首尾串联，由于反相器的固有延迟，使环路中产生震荡的周期信号，Y0再经缓冲器调整后输出周期时钟信号Y。其功能表如表4.1所示。图4.1 时钟发生器电路结构表4.1 时钟发生器功能表TRIY011周期性脉冲 电路工作原理具体分析如下：（1）环形振荡器：由1个与非门和偶数个反相器组成。输入信号TRI为0时，与非门的输出恒为1，输出Y0也因此恒为1，环形振荡器处于关闭状态；当输入信号TRI为1时，与非门相当于一个反相器，振荡环路等效于奇数个反相器首尾串联，一个值从Y0开始绕环一周后回到Y0时，得到其反相值，必须再环绕环传输1周才能回到原来的值。因此N级环形

28、振荡器产生的信号周期为T=2*N*tp。（2）缓冲器：经缓冲器后Y输出值等于Y0。由于负载50fF远大于基本反相器的等效电容，输出缓冲器可增大电流驱动能力从而缩短电容充放电时间使输出波形具有更加陡直的边沿。4.2 电路问题描述要求负载为50fF时，本电路产生的时钟周期为10±0.1ns，上升/下降时间均小于120ps。原电路不满足要求（见表4.2，图4.2）。请在不改变电路工作原理的基础上，修改电路参数或结构，使之满足要求。表4.2 设计指标要求性能参数英文定义指标要求原电路结果时钟周期period信号成一个周期变化所需要的时间10±0.1 ns1.49 ns占空比duty

29、 cycle周期信号高电平占整个周期的比例50±2 %52.9%上升时间risetime信号从10%上升到90%所要的时间< 110ps115ps下降时间falltime信号从90%下降到10%所要的时间< 110ps97ps图4.2 原电路输出Y波形仿真结果4.3 分析问题并提出修改思路根据设计指标与测量结果分析，周期远远小于要求，故先对周期进行调节，根据第二节课得到的规律，增大W/L可以增大延迟，同时，还可以通过增加反相器数目是的周期增大。调整周期完成后，通过调节buffer级联，改变上升下降时间，使其合乎要求。调整上升下降时间后，通过调节buffer与反相器的尺寸比

30、，改变高电平和低电平导通时间，使占空比合乎要求。因为调整时许多参数都是相互关联的，故很有可能出现需要再次调节已经调好的参数的可能性，思路如上，具体操作还应根据仿真结果改变。4.4 文字电路修改与仿真分析序号Invert ND2Buf 仿真结果 W/Lp umW/Ln um级联W/Lp umW/Ln um级联W/LpumW/Lnum周期ns占空比TrisepsTfallps原5.2/0.552.6/0.545.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.51.4952.9%11597110.4/0.555.2/0.545.2/0.552.6/0.54级：1,3,9

31、,275.2/0.552.6/0.51.5453.2%117992104/0.5552/0.545.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.52.3759.6%116963104/5.552/5.545.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.551.450.6%1371374104/4.452/445.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.535.850.9%1361045104/1.152/145.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.55.0

32、455.6%1231026104/1.152/185.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.58.5252.7%130997104/1.152/1105.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.59.6552.1%132988104/1.152/1115.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.510.351.9%1261099120/1.160/1.1105.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.59.9952.41.1

33、60/1.1105.2/0.552.6/0.55:级1,3,9,27,815.2/0.552.6/0.59.9847.7%12510611120/1.160/1.1105.2/0.552.6/0.56级:1,3,9,27,81,2435.2/0.552.6/0.59.9752.3%1149012120/1.160/1.1105.2/0.552.6/0.57级:1,3,8,27,81,243,7295.2/0.552.6/0.59.9847.6%10810113120/1.160/1.1105.2/0.552.6/0.56级:1,3,9,27,81,2435.2/0.553/0.510.0253

34、.4%1109814120/1.160/1.1105.2/0.552.6/0.56级:1,3,9,27,81,2435.2/0.554/0.510.0555.2%1099315120/1.160/1.1105.2/0.553/0.556级:1,3,9,27,81,2435.2/0.554/0.59.8554.0%1099716120/1.160/1.1105.2/0.554/0.556级:1,3,9,27,81,2435.2/0.554/0.59.5151.8%10910317125/1.162.5/1105.2/0.554/0.556级:1,3,9,27,81,2435.2/0.554/0.

35、59.6751.6%8911618125/1.162.5/195.2/0.553.4/0.556级:1,3,9,27,81,24360.554/0.510.0351.4%10892图4.3 调整后电路原理图图4.4 调整后仿真波形图4.5 结论与讨论经过这次实验，我得到了如下结论：W/L比增大会增加延迟时间，而单独增加NMOS或者PMOS的尺寸，可以改变上拉或者下拉性能，而在这个电路中，则体现在改变占空比和上升与下降时间上。关键路径变成，即本原理图中增加反相器数目则使得延迟增加。电路性能是一个相互作业的结果，改变一个参数必然会导致其他参数的改变，这也是十分需要耐心和经验的工作，感谢老师耐心指导

36、，我会更加认真完成后面的实验。MUX4_1电路修改5.1 电路工作原理本电路为四选一多路数据选择器。其逻辑表达方程如下所示。电路结构如图5.1所示，在输出端设计了缓冲器，提高带载能力并使输出波形更趋近标准方波。版图如图5.2所示。图5.1 MUX4_1电路结构图5.2 MUX4_1电路版图 5.2 电路问题描述电路的版图无法通过DRC和LVS验证，请修改使之通过DRC和LVS。图5.3 修改后MUX4_1电路版图图5.4 修改后MUX4_1电路的LVS验证结果5.3 DRC出现的问题及修改情况（1）错误名：(inva) SP.c错误说明：P+ implant enclose Active mu

37、st be >= 0.5 um错误分析： P+注入覆盖与有源区距离小于0.5um修改方案： 使P+注入覆盖与有源区距离等于0.5um（2）错误名：(inva)A1.b.1错误说明：Metal1 to Metal1 space (width < 10um) must be >= 0.6 um错误分析： 金属一最小间距为0.6um修改方案：移动打孔位置使其等于0.6um（3）错误名：(ND4)soft_check_6:错误说明： tb_conn missing stamped connections from ntap错误分析： P管体电位接在了P掺杂上,应为N掺杂修改方案： 删去电源下的SP层（4）错误名：(ND4)GT.a:错误说明：Poly1 width for interconnect must be >= 0.5