数字系统设计与FPGA专题实验

1、数字系统设计与数字系统设计与F FPGAPGA专题实验专题实验符均 z 电信学院数据广播研究中心z z 西一楼803 bbs帐户:fujunz 科研: 数据广播系统，DVB，DAB；数字系统设计；z 硬件设计；z 教学: 数字逻辑、数字系统设计与CPLD应用,z 辅导研究生课程可编程逻辑器件原理及应用z 竞赛: 全国电子线路竞赛辅导、SOPC设计竞赛辅导z 其它本课程安排：本课程安排： 学时：（上机实验32）课堂教学内容：课堂教学内容： 第一章、概论（FPGA、 SOC技术的发展、原理及应 用领域） 第二章、FPGA设计（QUARTUSII学习 、FPGA设计 ） 第三章、SOC设计（NIOS

2、II） 第四章、数字系统设计 (数字系统设计方法 硬件电路相关设计知识 流行新芯片和新技术)参考资料参考资料参考资料：参考资料： CPLD技术及其应用宋万杰 等编著 西安电子科大出版社出版 VHDL硬件描述语言与数字逻辑电路设计 侯伯亨 顾新 等编著 西安电子科技大学出版社 挑战SOC相关网址： FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device SOC:system on chip 主流公司： Altera、Xilinx等 简要的说就是可以根据需要任意设计完成相 应功能的数字集成电路芯片系统。

3、数字电路的积木游戏。 可编程逻辑器件概念可编程逻辑器件概念GAL: Generic Array Logic 通用阵列逻辑通用阵列逻辑相关专业名词相关专业名词PLD：Programmable Logic Device 可编程逻辑器件可编程逻辑器件CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件复杂可编程逻辑器件EPLD：Erasable Programmable Logic Device 可擦除可编程逻辑器件可擦除可编程逻辑器件FPGA：Field Programmable Gate Array 现场可编程门阵列现场可编程门阵列VHDL：Very

4、High Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言超高速集成电路硬件描述语言ASIC：Application Specific Integrated Circuit 特定用途集成电路特定用途集成电路ASSP：Application Specific Standard Product 专用标准半导体产品专用标准半导体产品 三类器件的主要性能指标比较 ASIC：Application Specific Integrated Circuits指 标PLDASIC分离式逻辑速 度很好很好差集成度很好很好差价

5、 格很好最好差开发时间很好差较好样品及仿真时间很好差差制造时间很好差较好使用的难易成度很好差较好库存风险很好差较好开发工具的支持很好很好差可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SOPC设计流程: 简单设计z设计方案 z设计输入 1Hz设计处理 530Mz设计仿真 2Hz芯片编程 2Mz系统测试FPGA/CPLD应用Test / MeasurementDigital VideoTecholog

6、iesRobot可编程逻辑器件的分类可编程逻辑器件的分类按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA PROMPROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0FPLAPLA逻辑阵列示意图逻辑阵列示意图与 阵 列 （ 可 编 程 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0FPAL0A1A1F0F0A1

7、A1F0FPAL结构：结构：PAL的常用表示：的常用表示：GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O /

8、 QC L KO EGAL16V8的结构图的结构图CPLD结构与工作原理结构与工作原理MAX7000系列的单个宏单元结构系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄 存 器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2CPLD结构与工作原理结构与工作原理(1) 逻辑阵列块逻辑阵列块(LAB)MAX7128S的结构的结构CPLD结构与工作原理结构与工作原理(2) 宏单元宏单元(3) 扩展乘积项扩展乘积项共享扩展乘积项结构共享扩展乘积项结构并联扩展项

9、并联扩展项CPLD结构与工作原理结构与工作原理(4) 可编程连线阵列可编程连线阵列(5) 不同的不同的LAB通过在可编程连线阵列通过在可编程连线阵列(PIA)上布线，以相互连上布线，以相互连接构成所需的逻辑。接构成所需的逻辑。PIA信号布线到信号布线到LAB的方式的方式(6)I/O控制块控制块EPM7128S器器件的件的I/O控制控制块块FPGA结构与工作原理结构与工作原理查找表查找表0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器FPGA查找表单元内部结构查找表单元内部结构查找表LUT输入1输入2输入3输入4输出FPGA查找表单元查找表单元：一个一个N

10、输入查找表输入查找表 (LUT，Look Up Table)可以实现可以实现N个输入变量的任何逻辑功个输入变量的任何逻辑功能，如能，如 N输入输入“与与”、 N输入输入“异或异或”等。等。输入多于输入多于N个的函数、方程必须分开用几个查找表（个的函数、方程必须分开用几个查找表（ LUT）实现实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4什么是查找表什么是查找表?基于查找表的结构模块基于查找表的结构模块 0000010100000101输入 A 输入 B 输入C 输入D 查找表输出16x1RAM查找表原理查找表原理多路选择器FLEX10K系列器件系列器件FLEX 1

11、0K内部结构内部结构.IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC逻辑单元逻辑单元.IOCIOC.IOCIOCIOCIOC.快速通道互连快速通道互连逻辑阵列块逻辑阵列块 (LAB)IOCIOC.连续布线和分段布线的比较连续布线连续布线 = 每次设计重复的可预测性和高性能每次设计重复的可预测性和高性能连续布线 ( Altera 基于查找表（LUT）的 FPGA )LABLE.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.

12、IOCIOCEABEAB嵌入式嵌入式阵列块阵列块(1) 逻辑单元逻辑单元LELE(LC)结构图结构图数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4(1) 逻辑单元逻辑单元LE进位链连通进位链连通LAB中的所有中的所有LE快速加法器快速加法器, 比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单

13、元中的下一个逻辑单元)进位链进位链查找表查找表LUT(1) 逻辑单元逻辑单元LE两种不同的级联方式两种不同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 ns(2) 逻辑阵列逻辑阵列LAB是由一系列的相邻是由一系列的相邻LE构成的构成的图图2-38-FLEX10K LAB的结构图的结构图z EAB的大小灵活可变z

14、通过组合EAB 可以构成更大的模块z 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5) 嵌入式阵列块嵌入式阵列块EAB是在输入、输出口上带有寄存器的是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式块，是由一系列的嵌入式RAM单元构成。单元构成。用用EAB构成不构成不同结构的同结构的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8 , 4 , 2 , 1 数据宽度

15、8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟工艺改进促使供电电压降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001电压电压5.0 V3.3 V2.5 V1.8 V供电电压供电电压FPGA/CPLD多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入输 出 电 位标准 Vccio工艺zEEPROM:MAX7000SzFLASH :XC9500XL，MAXII,PROASI

16、CzANTI-FUSE ：ACTELzSRAM: FGPAFPGA/CPLD生产商 ALTERAFPGA： cycloneII系列：ep2c35 STRATIX系列：ep2s180CPLD： MAXII系列：EPM240 FPGA： SPARTANIII系列 Virtex系列CPLD： coolrunnerII系列XILINXPLD Design FlowSynthesis - Translate Design into Device Specific Primitives - Optimization to Meet Required Area & Performance Const

17、raints - Spectrum, Synplify, Quartus IIDesign SpecificationPlace & Route - Map Primitives to Specific Locations Inside Target Technology with Reference to Area & Performance Constraints - Specify Routing Resources to Be UsedDesign Entry/RTL Coding - Behavioral or Structural Description of De

18、signRTL Simulation - Functional Simulation (Modelsim, Quartus II) - Verify Logic Model & Data Flow (No Timing Delays) LEM512M4KI/OPLD Design FlowTiming Analysis - Verify Performance Specifications Were Met - Static Timing AnalysisGate Level Simulation - Timing Simulation - Verify Design Will Wor

19、k in Target Technology PC Board Simulation & Test - Simulate Board Design - Program & Test Device on Board - Use SignalTap II for DebuggingtclkFPGA/CPLD测试技术测试技术JTAG边界扫描测试边界扫描测试边界扫描电路结构边界扫描电路结构引 脚描 述功 能TDI测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(Test Data Output)测试指令和编程数

20、据的串行输出引脚，数据在 TCK 的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(Test Mode Select)控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须在TCK 的上升沿到来之前稳定。TCK测试时钟输入(Test Clock Input)时钟输入到BST 电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路(在IEEE 规范中，该引脚可选)。JTAG边界扫描测试边界扫描测试边界扫描边界扫描IO引脚功能引脚功能CPLD和和FPGA的编程与配置的编程与配置10芯下载

21、口芯下载口引脚12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND接口各引脚信号名称接口各引脚信号名称 FPGA与与CPLD的的配置与编程方案配置与编程方案ISPISP功能提高设计和应用的灵活性功能提高设计和应用的灵活性n 减少对器减少对器件的触摸件的触摸和损伤和损伤n 不计较器不计较器件的封装件的封装形式形式n 允许一般的允许一般的存储存储n 样机制造方样机制造方便便n 支持生产和支持生产和测试流程中测试流程中的修改的修改n 允许现场硬允许现场硬件升级件升级n 迅速方便地

22、迅速方便地提升功能提升功能未编程前先焊未编程前先焊接安装接安装系统内编程系统内编程-ISP在系统现场重在系统现场重编程修改编程修改此接口既可作编此接口既可作编程下载口，也可作程下载口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下载接口 FPGA的配置方案的配置方案FPGA的3种常用的 标准下载配置模式1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode FPGA配置配置JTAG配置端口FPGAPS配置端口PC机配置适配电路配置器件或配置电路AS配置端口专用FLASH配置器件ASAS端口端口FLASHFLASH专用

23、器件配置专用器件配置 PC机Cyclone系列 FPGAEPCSXEPCSX配置芯片配置芯片ByteBlasterII配置电路配置配置 编程编程ASAS配配置端置端口口ByteBlaster(MV)配置电路ByteBlasterII配置电路POFPOF硬件购建配硬件购建配置文件置文件NiosNios工作软件工作软件Nios嵌入式系统缺点缺点：1 1、只适合于、只适合于CycloneCyclone系列器件系列器件2 2、无法用于实时多任务重配置、无法用于实时多任务重配置FPGA普通单片机普通单片机EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDAT

24、A0PSPS端口单片机软件方式配置端口单片机软件方式配置单片机I/O端口单片机软件配置方案单片机软件配置方案缺点缺点：1 1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。2 2、配置速度慢，不能用于反应速度要求高的领域。、配置速度慢，不能用于反应速度要求高的领域。3 3、可配置的、可配置的FPGAFPGA规模小，无法用于大于规模小，无法用于大于1010K30K30乃至乃至SOPCSOPC领域的器件配置。领域的器件配置。4 4、电路面积比较大、电路面积比较大5 5、实验模式不规范、实验模式不规范使用单片机配置使用单片机配置

25、FPGAMCU用用PPS模式配置模式配置FPGA电路电路通过EDA工具中的LPM模块调用如LPM_ROM，LPM_FIFO等FPGA中的硬件EAB/ESB硬核硬核IPIP或嵌入式硬件模块（如或嵌入式硬件模块（如EABEAB）调用图示调用图示通过LPM编辑器或直接编辑设计（调用），以及参数设定LPM模块的相关底层文件（或元件）顶层系统调用产生HARDCOPY文件ASIC无缝转化ALTERA ALTERA HARDCOPYHARDCOPY ASIC ASIC设计流程设计流程FPGA硬件系统测试仿真ASIC顶层设计STRATIX系列FPGAvAVRv内部结构图AVR CPU管脚排列及功能通讯方式v8

26、位通用IO并行通讯:PA,PB,PC,PDvRS232/UART串行通讯：TXD,RXDvI2C串行通讯：SDA,SCLvSPI串行通讯：MCK,MOSI,MISOv中断计数通讯：INT0,INT1,T0,T1vPWM产生：OC1A,OC1Bv时钟：XTAL/CLKUART/RS232串口I2C接口应用I2C接口电路I2C接口时序SPI接口并口EPP模式通讯握手数据写周期传输过程：v1.程序执行EPP数据口I/O写；v2.nWRITE有效，数据送到并行口；v3.若nWAIT为低， nDATASTB有效；v4.端口等待外设nWAIT变高响应；v5.nDATASTB无效，EPP周期结束；v6.IS

27、A I/O周期结束；v7.外设置低nWAIT,指示可以开始下一个周期CPU与FPGA比较vCPU串行执行指令v多接口v硬件串并行通讯接口，通过访问寄存器方便实现v一个系统时钟，指令按照时钟同步v单一电压接口标准v管脚固定v可加密v适用于做系统核心控制vFPGA电路独立并行触发v任意组多接口v通讯接口需要编写，高级通讯接口可以直接使用IP核生成如PCI,SDRAMv可存在多个独立时钟v多电压标准vIO管脚可任意编程v部分可加密v适用于做硬件数字信号处理算法，数据通道处理，多设备接口存储器类型vSRAM,DRAM,SDRAM,DDRRAMvROM,PROM,EPROM,EEPROMvFIFOv双端

28、口RAMvSRAM结构SRAM管脚Nios Development Kits, Stratix & Cyclone Edition8 MB FlashConfiguration Controller (MAX 7128AE)10/100 Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)16 MB SDRAMPower ConnectorByteBlaster ConnectorSerial RS-232 Connectors1MB SRAMButtonsLEDs7 Segment

29、Expansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU ResetNios Development Kits, Stratix & Cyclone Edition8 MB FlashConfiguration Controller (MAX 7128AE)10/100 Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)16 MB SDRAMPower ConnectorByteBlaster

30、ConnectorSerial RS-232 Connectors1MB SRAMButtonsLEDs7 SegmentExpansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU ResetzPipelined RISC Architecturez16-Bit InstructionszLarge Internal Register Filez32-Bit or 16-Bit Configurable Data Pathz64 Prioritized InterruptszOptional Instruct

31、ion & Data CachezHarvard ArchitectureyInstruction & Data Ports Based on Simultaneous Multi-Master Avalon BuszOptional Performance Optimization FeatureszCustom InstructionsIRQ: Interrupt RequestALU: Arithmetic Logic UnitOperandFetch &StoreInstructionFetch &DecodeProgramCounterGeneral

32、PurposeRegister FileInterruptControlMUXClockEnable166Instruction AddressInstructioninClockWaitResetIRQ NumberIRQData InData AddressData OutByte EnableRead/Write ALUNios Processor CharacteristicsNios Development Kits, Stratix & Cyclone Edition8 MB FlashConfiguration Controller (MAX 7128AE)10/100

33、Ethernet MAC/PHY & RJ-45 ConnectorCompact Flash(Connector Mounted on Back)16 MB SDRAMPower ConnectorByteBlaster ConnectorSerial RS-232 Connectors1MB SRAMButtonsLEDs7 SegmentExpansion Prototype Connectors(40 I/O pins each)Configuration ControlCPU Resetz Pipelined RISC Architecturez 16-Bit Instruc

34、tionsz Large Internal Register Filez 32-Bit or 16-Bit Configurable Data Pathz 64 Prioritized Interruptsz Optional Instruction & Data Cachez Harvard Architecturey Instruction & Data Ports Based on Simultaneous Multi-Master Avalon Busz Optional Performance Optimization Featuresz Custom InstructionsIRQ: I