第六章时序逻辑电路分析和设计

1、第六章第六章 时序逻辑电路时序逻辑电路分析和设计分析和设计6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法6.3 6.3 时序逻辑电路的设计方法时序逻辑电路的设计方法6.4 6.4 计数器计数器6.5 6.5 数码寄存器与移位寄存器数码寄存器与移位寄存器6.1 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计6.1 6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念组组合合电电路路触触发发器器电电路路x1xiz1zjq1qmd1dm输入信号信号输出触发器触发器输入信号输出信号cp一、一、 时序逻辑电路的结构及特

2、点时序逻辑电路的结构及特点时序逻辑电路：任何一个时刻的输出状态不仅取决于当时的输时序逻辑电路：任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关入信号，还与电路的原状态有关。 时序电路的特点：（时序电路的特点：（1 1）含有记忆元件（最常用的是触发器）。）含有记忆元件（最常用的是触发器）。 （2 2）具有反馈通道。具有反馈通道。第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计 时序数字电路时序数字电路输出逻辑函数输出逻辑函数的一般表达式为的一般表达式为: :z zi i（t t）= = f fi i x x1 1（t t），），x xn n（t t）, ,q q1

3、1（t t），q qk k（t t） (i=1 (i=1，2 2，33，m)m) 输出量是与外部输入输出量是与外部输入x xn n和存储部分的状态变量和存储部分的状态变量q qk k有关的时有关的时间函数。它的存储部分控制布尔函数或称状态控制函数间函数。它的存储部分控制布尔函数或称状态控制函数( (驱动驱动方程方程) )，表达式为：，表达式为：d di i（t t）= = g gi i x x1 1（t t），），x xn n（t t）, ,q q1 1（t t），q qk k（t t） (i=1 (i=1，2 2，33，m)m)qn+1为下一时刻的新状态，为下一时刻的新状态，qn为现状态。为

4、现状态。代入存储单元本身的特征方程得到状态方程为代入存储单元本身的特征方程得到状态方程为: : q qn+1 n+1 = h= hi i( d( di i(t), q(t), qn n ) )第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式： （1 1）各触发器的时钟方程。）各触发器的时钟方程。 （2 2）时序电路的输出方程。）时序电路的输出方程。 （3 3）各触发器的驱动方程。）各触发器的驱动方程。 2 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路

5、的将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。状态方程。 3 3根据状态方程和输出方程，列出该时序电路的状态表，画出状根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计二、同步时序逻辑电路的分析举例二、同步时序逻辑电路的分析举例例例6.2.1：试分析如图所示的时序辑电路。试分析如图所示的时序辑电路。解：解

6、：该电路为同步时序逻辑电路，时钟方程可以不写。该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：）写出输出方程： nnqqxz01)( nqxj10 10 knqxj01 11 k （2）写出驱动方程：）写出驱动方程：0=11k1j1=11k=11jz1cpx0qc1q11ff&c1ff第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（3）写出）写出jk触发器的特性方程，然后将各驱动方程代入触发器的特性方程，然后将各驱动方程代入jk触发器的触发器的特性方程，得各触发器的次态方程：特性方程，得各触发器的次态方程：（4）作状态转换表及状态图）作状态转换表及状态图 当

7、当x=0时：触发器的次态方程简化为：时：触发器的次态方程简化为：作出作出x=0的状态表：的状态表：nnnnnqqxqkqjq01000010)( nnnnnqqxqkqjq10111111) (nnnqqq0110 nnnqqq1011 输出方程简化为：输出方程简化为：nnqqz01 现现 态态次次 态态输输 出出q1 n q0 n q1 n+1 q0 n+1 z 0 00 1 0 11 0 0 1 0 0 0 0 1 x x= =0 0时时的的状状态态图图/1q/0q/000110100nnqqxz01)( nqxj10 10 knqxj01 11 k第六章第六章 时序逻辑电路分析和设计时序

8、逻辑电路分析和设计当当x=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：作出作出x=1的状态表：的状态表：将将x=0与与x=1的状态图合并起来得完整的状态图。的状态图合并起来得完整的状态图。nnnqqq0110 nnnqqq1011 输出方程简化为：输出方程简化为：nnqqz01 各触发器的各触发器的次态方程：次态方程：nnnnnqqxqkqjq01000010)( nnnnnqqxqkqjq10111111) (现现 态态次次 态态输输 出出q1 n q0 n q1 n+1 q0 n+1 z 0 01 0 1 00 1 1 0 1 0 0 0 0 x x= =1 1时时的的状状态

9、态图图/00010/0q0101/1q1/0010/11/10/0000/0101/0完完整整的的状状态态图图nnqqxz01)( 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计 根据状态表或状态图，可画出在根据状态表或状态图，可画出在cp脉冲作用下电路的时序图。脉冲作用下电路的时序图。（5）画时序波形图。）画时序波形图。1/0010/11/10/0000/0101/0xcp1234560qz1q第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（6）逻辑功能分析：）逻辑功能分析：当当x=1=1时，按照减时，按照减1 1规律从规律从1001001010010010循环变化，

10、并每当转换为循环变化，并每当转换为0000状态（最小数）时，输出状态（最小数）时，输出z=1=1。 该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。 当当x=0=0时，按照加时，按照加1 1规律从规律从0001100000011000循环变化，并每当转换为循环变化，并每当转换为1010状态（最大数）时，输出状态（最大数）时，输出z=1=1。所以该电路是一个所以该电路是一个可的可的3 3进制计数器。进制计数器。1/0010/11/10/0000/0101/0完完整整的的状状态态图图第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计cp1 1= =q0 0 （当（当

11、ff0 0的的q0 0由由0101时，时，q1 1才可能改变状态。）才可能改变状态。）三、异步时序逻辑电路的分析举例三、异步时序逻辑电路的分析举例例例6.2.2：试分析如图所示的时序逻辑电路试分析如图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：cp0 0= =cp （时钟脉冲源的上升沿触发。（时钟脉冲源的上升沿触发。）c1ff01d1ffc11dcp0qq1z&第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计输出方程：输出方程：各触发器的驱动方程：各触发器

12、的驱动方程：（3）作状态转换表。）作状态转换表。（2）将各驱动方程代入）将各驱动方程代入d触发器的特性方程，得各触发器的次态方程：触发器的特性方程，得各触发器的次态方程：nnqdq0010 cp由由01时此式有效）时此式有效） 1111nnqdq （q0由由01时此式有效）时此式有效） nnqqz01 nqd00 nqd11 现现 态态次次 态态输输 出出时钟脉冲时钟脉冲q1 n q0 n q1 n+1 q0 n+1 zcp1 cp0 cp1 1= =q0 0时钟方程：时钟方程：cp0 0= =cp0 0 1 0 0 0 111 1 01 0 1 010 0 100 0 第六章第六章 时序逻辑

13、电路分析和设计时序逻辑电路分析和设计 （4）作状态转换图、时序图。）作状态转换图、时序图。（5）逻辑功能分析）逻辑功能分析 该电路一共有该电路一共有4个状态个状态00、01、10、11，在，在cp作用下，按照减作用下，按照减1规规律循环变化，所以是一个律循环变化，所以是一个4进制减进制减法计数器，法计数器，z是借位信号。是借位信号。q/0/0/110111000q/001cpz1qq0异步电路异步电路演示第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计例例6.2.3：试分析如图所示的时序逻辑电路。试分析如图所示的时序逻辑电路。（1 1）写出时钟方程）写出时钟方程, ,驱动方程驱动方程

14、: :第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（2 2）将各驱动方程代入触发器的特性方程，得各触发器的次态方程）将各驱动方程代入触发器的特性方程，得各触发器的次态方程第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（3）状态转换表）状态转换表(真值表）真值表）第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（4）作状态转换图、时序图。）作状态转换图、时序图。第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计6.3 6.3 时序逻辑电路的设计方法时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1 1同步时序逻辑电路的

15、设计步骤同步时序逻辑电路的设计步骤（3 3）状态分配，又称状态编码。即把一组适当的二进制代码分配给）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。简化状态图（表）中各个状态。（1 1）根据设计要求，设定状态，导出对应状态图或状态表。）根据设计要求，设定状态，导出对应状态图或状态表。（2 2）状态化简。消去多余的状态，得简化状态图（表）。）状态化简。消去多余的状态，得简化状态图（表）。（4 4）选择触发器的类型。）选择触发器的类型。（5 5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出

16、方程和驱动方程。电路的输出方程和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。检查电路能否自启动。第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计同步计数器的设计举例同步计数器的设计举例例例6.5.16.5.1 设计一个同步设计一个同步5 5进制加法计数器进制加法计数器（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，设定状态，）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。s0s1s2s3s4s0s1s2s3s4状态转换顺

17、序状态转换顺序00001y输输 出出0 0 1 0 1 00 1 11 0 00 0 0 q1 n+1 q1 n+1 q0 n+1 次次 态态0 0 0 0 0 10 1 00 1 11 0 0 q2 n q1 n q0 n 现现 态态状态转换编码表状态转换编码表第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（3 3）选择触发器。选用）选择触发器。选用jkjk触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。 列出列出jkjk触发器的驱动表，画出电路的次态卡诺图。触发器的驱动表，画出电路的次态卡诺图。0 00 11 01 1qn q

18、n+10 1 1 0j k jk触发器的驱动表触发器的驱动表 q q1 0n n2qn1000011110001010100011000第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计根据次态卡诺图和根据次态卡诺图和jk触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 jn00n1q10qq101n112002kn00n1q10qq101n11200200101 102qqj 12 kq q10n n2qn1000011110001010100011000第六章

19、第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 jn00n1q10qq101n111002k01q11q0n110n01q200n1jn00n1q10qq101n110002k00q11q0n110n01q200n1011001111001qj 01qk 20qj 10 kq q1 0n n2qn1000011110001010100011000第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计再画出输出卡诺图再画出输出卡诺图 可得电路的输出方程：可得电路的输出方程：（5）将各驱动方程归纳

20、如下：）将各驱动方程归纳如下：（6 6）画逻辑图。）画逻辑图。qqy0n11001n00110110020qn02qy 102qqj 12 k01qj 01qk 20qj 10 kqc1c1q1k1j1j1j1k1kc1q&2q0qq1cpy进位输出第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计利用逻辑分析的方法画出电路完整的状态图。利用逻辑分析的方法画出电路完整的状态图。（7 7）检查能否自启动）检查能否自启动 可见，如果电路进入无效状态可见，如果电路进入无效状态101、110、111时，在时，在cp脉冲作脉冲作用下，分别进入有效状态用下，分别进入有效状态010、010、

21、000。所以电路能够自启动。所以电路能够自启动。0qq1q2/y000001010011100/0/0/0/0/1/1101/1110111/1第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计一般时序逻辑电路的设计举例一般时序逻辑电路的设计举例 典型的时序逻辑电路具有外部输入变量典型的时序逻辑电路具有外部输入变量x，所以设计过程要复杂一些。，所以设计过程要复杂一些。s0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的状态；例例6.5.26.5.2 设计一个串行数据检测器。该检测器有一个输入端设计一个串行数据检测器。该检测器有一个输入端x，它的功能，它的功能是对输入信号进行

22、检测。当连续输入三个是对输入信号进行检测。当连续输入三个1 1（以及三个以上（以及三个以上1 1）时，该）时，该电路输出电路输出y=1=1，否则输出，否则输出y=0=0。 解：解： （1 1）根据设计要求，设定状态）根据设计要求，设定状态: :s2 2连续收到两个连续收到两个1 1后的状态；后的状态；s1 1收到一个收到一个1 1后的状态；后的状态；s3 3连续收到三个连续收到三个1 1（以及三个以上（以及三个以上1 1）后的状态。）后的状态。第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（3 3）状态化简。观察上图）状态化简。观察上图可知，可知，s2和和s3是等价状态，所以将是等

23、价状态，所以将s2和和s3合并，并用合并，并用s2表示，得简表示，得简化状态图化状态图:（2 2）根据题意可画出始状态）根据题意可画出始状态转移表转移表( (图图) )：s0s1s2s3x/ys0/00/00/01/01/01/11/10/0s2ss10x/ys0/00/01/01/00/01/1s x 01s0s0, 0s1, 0s1s0, 0s2, 0s2s0, 0s3, 1s3s0, 0s3, 1状态转移表状态转移表第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（4 4）状态分配。）状态分配。 该电路有该电路有3个状态，可以用个状态，可以用2位二进制代码组合（位二进制代码组合

24、（00、01、10、11）中的）中的 三个代码表示。本例取三个代码表示。本例取s0=00、s1=01、s2=11。1/00/01/00/00/0x/y1/1q1q0000111第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（6 6）求出状态方程、输出方程）求出状态方程、输出方程和驱动方程。和驱动方程。l由输出卡诺图可得电路由输出卡诺图可得电路的输出方程：的输出方程：q q1 0n n1000011110x00/000/000/001/011/011/1nxqy1状态转换真值表状态转换真值表01010101000001xxy输输 出出 0 0 0 1 0 0 1 1 0 0 1 1

25、x x x xq1 n+1 q0 n+1 次次 态态 0 0 0 0 0 1 0 1 1 1 1 1 1 0 1 0q1 n q0 n 现现 态态输输 入入x（5 5）列出状态转换真值表。）列出状态转换真值表。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计l 根据状态卡诺图，写出状根据状态卡诺图，写出状态方程：态方程：l选择触发器，求驱动方程：选择触发器，求驱动方程：q q1 0n n1000011110x00/000/000/001/011/011/1xd 0nxqd01 000011qn001nq100100111qn+11x000111qn+10n001nq10010011

26、1qxn01n1xqqxq1n0如选如选d触发器：触发器：第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计xd 0nxqd01 nxqy1 q0c11dqc11dqx&cpq1y&0/01/0100/001q1/10/0111/11/01x/y0000/0q如选如选jk触发器：触发器：nn0nn0nnn01n1qxqqxqqqxqq1111)(n0n0xqkxqj11,nnnqxqxq0010xkxj00,如选触发器：如选触发器：第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（1） 建立原始状态图和状态表建立原始状态图和状态表 根据设计命题要求初步画出的状

27、态图和状态表，称为原始状态图根据设计命题要求初步画出的状态图和状态表，称为原始状态图和原始状态表，它们可能包含多余状态。从文字描述的命题到原始状和原始状态表，它们可能包含多余状态。从文字描述的命题到原始状态图的建立往往没有明显的规律可循，因此，在时序电路设计中这是态图的建立往往没有明显的规律可循，因此，在时序电路设计中这是较关键的一步。画原始状态图、列原始状态表一般按下列步骤进行：较关键的一步。画原始状态图、列原始状态表一般按下列步骤进行： 分析题意，分析题意， 确定输入、确定输入、 输出变量。输出变量。 设置状态。设置状态。 首先确定有多少种信息需要记忆，首先确定有多少种信息需要记忆， 然后

28、对每一种需然后对每一种需要记忆的信息设置一个状态并用字母表示。要记忆的信息设置一个状态并用字母表示。 确定状态之间的转换关系，确定状态之间的转换关系， 画出原始状态图，画出原始状态图， 列出原始状态表。列出原始状态表。 一般时序逻辑电路设计的几个问题一般时序逻辑电路设计的几个问题第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计例例设计一个设计一个111111串行数据检测器。串行数据检测器。定义状态和列出原始状态表定义状态和列出原始状态表:为了正确检测输入序列，该检测器为了正确检测输入序列，该检测器只有在只有在“记忆记忆”前两位输入序列为前两位输入序列为11后，再输入后，再输入1时，输

29、出才为时，输出才为1。所以需要定义所以需要定义“记忆记忆”前两位输入前两位输入序列的状态为序列的状态为a(00)，b(01)，c(10)，d(11)四种情况。四种情况。 列出原始状态表列出原始状态表:s x 01aa, 0b, 0bc, 0d, 0ca, 0b, 0dc, 0d, 1状态转移表状态转移表s x 01aa, 0b, 0ba, 0d, 0da, 0d, 1第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计 解：解： 确定输入变量和输出变量。确定输入变量和输出变量。输入变量输入变量x为串行输入余为串行输入余3码，码， 高位在前，高位在前， 低低位在后；位在后； 输出变量输出变

30、量z为误码输出。为误码输出。 例例 建立一个余建立一个余3 3码误码检测器的原始状态图和原始状态表码误码检测器的原始状态图和原始状态表 余余3码高位在前、低位在后串行地加到检测器的输入端。电路每接收一组代码高位在前、低位在后串行地加到检测器的输入端。电路每接收一组代码，即在收到第四位代码时判断一下。若是错误代码，则输出为码，即在收到第四位代码时判断一下。若是错误代码，则输出为1，否则输出为，否则输出为0，电路又回到初始状态并开始接收下一组代码。，电路又回到初始状态并开始接收下一组代码。 设置状态。设置状态。 该电路属于串行码组检测，对输入序列每四位一组进行检测后该电路属于串行码组检测，对输入序

31、列每四位一组进行检测后才复位，以表示前一组代码已检测结束并准备下一组代码的检测，因此，初始状态才复位，以表示前一组代码已检测结束并准备下一组代码的检测，因此，初始状态表示电路准备开始检测一组代码。从初始状态开始，每接收一位代码便设置一个状表示电路准备开始检测一组代码。从初始状态开始，每接收一位代码便设置一个状态。例如，电路处于初始状态态。例如，电路处于初始状态s0，收到余，收到余3码的第一位（最高位），代码可能是码的第一位（最高位），代码可能是1，也可能是也可能是0。若为。若为0，状态转到，状态转到s1分支；若为分支；若为1，状态转到，状态转到s2分支。当电路分别处于分支。当电路分别处于s1或

32、或s2状态时，表示电路将接收第二位代码，当第二位代码到达，由状态时，表示电路将接收第二位代码，当第二位代码到达，由s1派生出派生出s3和和s4分支，由分支，由s2派生出派生出s9和和s10分支。分支。 若电路处于若电路处于s5，表示已收到了输入序列的高，表示已收到了输入序列的高三位（余三位（余3码的高三位）为码的高三位）为000，因而，不论收到第四位数码是，因而，不论收到第四位数码是0还是还是1，均应回到，均应回到s0状态（一组代码检测结束），且输出状态（一组代码检测结束），且输出z=1，表示收到的是错误代码。，表示收到的是错误代码。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计

33、s0s4s8s7s6s5s1s30/11/10/11/00/01/00/01/00/01/00/01/00/01/0s10s14s13s12s11s2s90/01/00/01/00/01/10/11/10/01/00/01/00/01/0six/z0/01/0余余3码误码检测器的原始状态图码误码检测器的原始状态图第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计( 2 ) 状态化简状态化简 在建立原始状态图和原始状态表时，将重点放在正确地反映设计在建立原始状态图和原始状态表时，将重点放在正确地反映设计要求上，因而往往可能会多设置一些状态，但状态数目的多少将直接要求上，因而往往可能会多设

34、置一些状态，但状态数目的多少将直接影响到所需触发器的个数。对于具有影响到所需触发器的个数。对于具有m个状态的个状态的时序电路来说，时序电路来说， 所需所需触发器的个数触发器的个数n由下式决定：由下式决定： nnm221 可见，状态数目减少会使触发器的数目减少并简化电路。可见，状态数目减少会使触发器的数目减少并简化电路。 因此，状因此，状态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计状态的等价状态的等价: 设设si和和sj是原始状态表中的两个状态，若分别以是原

35、始状态表中的两个状态，若分别以si和和sj为为初始状态，加入任意的输入序列，电路均产生初始状态，加入任意的输入序列，电路均产生相同的输出相同的输出序列，序列， b并且两并且两个状态的个状态的转移效果相同转移效果相同，则称，则称si和和sj是是等价状态等价状态或或等价状态对等价状态对，记作，记作sisj。凡是相互等价的状态都可以合并成一个状态。凡是相互等价的状态都可以合并成一个状态。 在状态表中判断两个状态是否等价的具体条件如下：在状态表中判断两个状态是否等价的具体条件如下：第一：在相同的输入条件下都有相同的输出。第一：在相同的输入条件下都有相同的输出。 第二：两个状态的转移效果相同。第二：两个

36、状态的转移效果相同。 这可能有三种情况：这可能有三种情况： 次态相同次态相同; 次态交错次态交错; 次态互为隐含条件。次态互为隐含条件。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计余余3码误码检测器的原始状态表码误码检测器的原始状态表 例如，原始状态表中，对于状态例如，原始状态表中，对于状态s2和和s5， 当输入当输入x=0时，输出相同（输出都为时，输出相同（输出都为1），次），次态也相同（次态都为态也相同（次态都为s5）；当输入）；当输入x=1时，时，输出相同（输出都为输出相同（输出都为0），次态也相同（次），次态也相同（次态都为态都为s3）。即可以确定，若分别以）。即可以确

37、定，若分别以s2和和s5为初始状态，加入任意的输入序列，电路均为初始状态，加入任意的输入序列，电路均产生相同的输出序列。因此，状态产生相同的输出序列。因此，状态s2和和s5为为等价状态，记作等价状态，记作s2s5。再看再看s6和和s7 两个状态。当输入两个状态。当输入x=1时，时，输出相同，次态也相同；当输入输出相同，次态也相同；当输入x=0时，次时，次态交错。这说明无论以态交错。这说明无论以s6还是以还是以s7为初始状为初始状态，在接收到输入态，在接收到输入1以前将不断地在以前将不断地在s6和和s7之间相互转换，且保持输出为之间相互转换，且保持输出为1；一旦收到；一旦收到了输入了输入1，则都

38、转向，则都转向s5。 因此，从转移效果因此，从转移效果来看它们是相同的，这两个状态等价，来看它们是相同的，这两个状态等价， 记记作作s6s7。第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计 对于对于s1和和s3这两个状态，当输入这两个状态，当输入x=1时，时，输出相同，次态交错；当输入输出相同，次态交错；当输入x=0时，输出时，输出相同，次态分别是相同，次态分别是s2和和s4，而，而s2和和s4是否是否等价的隐含条件是等价的隐含条件是s1和和s3等价，这就是互等价，这就是互为隐含条件的情况，其转移效果也是相同为隐含条件的情况，其转移效果也是相同的，所以的，所以s1和和s3等价，等价

39、，s2和和s4也等价，记也等价，记作作s1，s3、 s2，s4。 余余3码误码检测器的原始状态表码误码检测器的原始状态表第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计 等价状态具有传递性：若等价状态具有传递性：若si和和sj等价，等价，si和和sk等价，则等价，则sj和和sk也等价，记作也等价，记作sjsk。相互。相互等价状态的集合称为等价类，等价状态的集合称为等价类， 凡不被其它等凡不被其它等价类所包含的等价类称为最大等价类。例如，价类所包含的等价类称为最大等价类。例如， 根据等价状态的传递性可知，若有根据等价状态的传递性可知，若有sisj和和sisk，则有，则有sjsk，它们都

40、称为等价类，它们都称为等价类，而只有而只有sisjsk才是最大等价类。另外，在才是最大等价类。另外，在状态表中，若某一状态和其它状态都不等价，状态表中，若某一状态和其它状态都不等价，则其本身就是一个最大等价类。状态表的化简，则其本身就是一个最大等价类。状态表的化简， 实际就是寻找所有最大等价类，并将最大等价实际就是寻找所有最大等价类，并将最大等价类合并，最后得到最简状态表。所以，所有最类合并，最后得到最简状态表。所以，所有最大等价类为大等价类为s1s3s2s4s5s6s7，化简，化简后的状态表如下所示。后的状态表如下所示。 最简状态表最简状态表 第六章第六章 时序逻辑电路分析和设计时序逻辑电路

41、分析和设计隐含表化简隐含表化简 a. 建隐含表建隐含表 b. 顺序比较顺序比较: 对原始状态表中的每一对状态逐一比较，对原始状态表中的每一对状态逐一比较， 结果有三种情况：结果有三种情况： 状态对肯定不等价，状态对肯定不等价， 在小格内填在小格内填。 状态对肯定等价，状态对肯定等价， 在小格内填在小格内填 。 状态是否等价取决于隐含条件的，则把隐含状态对填入，需作进一步状态是否等价取决于隐含条件的，则把隐含状态对填入，需作进一步比较。比较。 bcdefgabcdef( a )cfbcdefgabcdef( b )becfaecdd ebcdefgabcdef( c )s1 s2 s3 s4 s

42、5 s6s2 s3 s4 s5 s6 s7bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcdefgabcdef(c)c. 关连比较关连比较: 对顺序比较中需要进一步比较的状态对进行比较对顺序比较中需要进一步比较的状态对进行比较.d. 找出最大等价类找出最大等价类. e. 列出最简状态表列出最简状态表.第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计余余3码误码检测器的原始状态表码误码检测器的原始状态表bcdefgabc d ef(a)cf bcdefgab c def(b)becfaecdde bcdefgab c de f(c)s2 s3 s

43、4 s5 s6 s7bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcdefgabcdef(c)bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcdefgabcdef(c)bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcdefgabcdef(c)s1 s2 s3 s4 s5 s62,45,73,55,63,51,35,71,55,61,55,73,55,63,5隐含表简化状态隐含表简化状态 bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcd

44、efgabcdef(c)bcdefgabcdef(a)cfbcdefgabcdef(b)becfaecddebcdefgabcdef(c) 其等价状态为：其等价状态为：s1s3s2s4s5s6s7第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计( 3 ) 状态分配状态分配 状态分配是指将状态表中每一个字符表示的状态赋以适当的二进制代码，得到状态分配是指将状态表中每一个字符表示的状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表），以便求出激励函数和输出函数，代码形式的状态表（二进制状态表），以便求出激励函数和输出函数， 最后完成时最后完成时序电路的设计。状态分配合适与否，虽

45、然不影响触发器的级数，但对所设计的时序序电路的设计。状态分配合适与否，虽然不影响触发器的级数，但对所设计的时序电路的复杂程度有一定的影响。然而，要得到最佳分配方案是很困难的。这首先是电路的复杂程度有一定的影响。然而，要得到最佳分配方案是很困难的。这首先是因为编码的方案太多，如果触发器的个数为因为编码的方案太多，如果触发器的个数为n，实际状态数为，实际状态数为m，则一共有，则一共有2n种不同种不同代码。代码。 若要将若要将2n种代码分配到种代码分配到m个状态中去，并考虑到一些实际情况，有效的分配个状态中去，并考虑到一些实际情况，有效的分配方案数为方案数为 :!)!2()!12(nmnnn 可见，

46、当可见，当m增大时，增大时，n值将急剧增加，要寻找一个最佳方案很困难。此外，虽值将急剧增加，要寻找一个最佳方案很困难。此外，虽然人们已提出了许多算法，但也都还不成熟，因此在理论上这个问题还没解决。然人们已提出了许多算法，但也都还不成熟，因此在理论上这个问题还没解决。 在众多算法中，相邻法比较直观、简单，便于采用。它有三条原则，即符合下在众多算法中，相邻法比较直观、简单，便于采用。它有三条原则，即符合下列条件的状态应尽可能分配相邻的二进制代码：列条件的状态应尽可能分配相邻的二进制代码： 具有相同次态的现态。具有相同次态的现态。 同一现态下的次态。同一现态下的次态。 具有相同输出的现态。具有相同输

47、出的现态。 三条原则以第一条为主，三条原则以第一条为主， 兼顾第二、兼顾第二、 第三条。第三条。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计二、异步时序逻辑电路的设计方法二、异步时序逻辑电路的设计方法 异步时序电路的设计异步时序电路的设计比同步电路多一步，即比同步电路多一步，即求各触发器的时钟方程求各触发器的时钟方程。（1 1）根据设计要求，设定）根据设计要求，设定7 7个状态个状态s0 0s6 6。进行状态编码后，列出状态转换表。进行状态编码后，列出状态转换表。例例6.5.36.5.3 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器. .状态转换顺序状态转换顺序现

48、现 态态次次 态态进位输出进位输出q2 n q1 n q0 n q2 n+1 q1 n+1 q0 n+1 ys0s1s2s3s4s5s60 0 0 0 0 10 1 00 1 11 0 0 1 0 1 1 1 0 0 0 1 0 1 00 1 11 0 01 0 1 1 1 0 0 0 0 0000001第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（2 2）选择触发器。本例选用下降沿触发的）选择触发器。本例选用下降沿触发的jkjk触发器。触发器。（3 3）求各触发器的时钟方程，即为各触发器选择时钟信号。）求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是

49、：为触发器选择时钟信号的原则是： 触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。 触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的” 时钟信号越少越好。时钟信号越少越好。画出画出7进制计数器的时序图：进制计数器的时序图：cpcp 0cpcp 112qcp cpq0q1q2根据上述原则，选：根据上述原则，选：第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和画出电路的次态卡诺图和jk触发器的驱动表：触发器的驱动表：由

50、次态卡诺图和由次态卡诺图和触发器的驱动表求驱动方程：触发器的驱动表求驱动方程：0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 q q1 0n n2qn1000011110001010100011101110000002nq20q0j110nq11101n002nq20q0k110nq11101n1112 j12 k12qcp 第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计0 00 11 01 1qn qn+10 1 1 0j k jk触发器的驱动表触发器的驱动表 q q1 0n n2qn1000011110001010100011101

51、110000002nq10q0j110nq11101n002nq10q0k110nq11101n002nq00q0k110nq11101n002nq00q0j110nq11101n0110101111011101qj 201qqk 120qqj 10kcpcp 1cpcp 0第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（5 5）画逻辑图。）画逻辑图。 将各驱动方程归纳如下：将各驱动方程归纳如下：再画出输出卡诺图，再画出输出卡诺图，002nq0q0y110nq11101n0000001得电路的输出方程：得电路的输出方程：12qqy 01qj 201qqk 120qqj 10 k12

52、 j12 kqc1c1q1k1j1j1j1k1kc1q2q0qq1cpy进位输出111&1第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计用逻辑分析的方法画出电路完整的状态图用逻辑分析的方法画出电路完整的状态图：（6 6）检查能否自启动。）检查能否自启动。 可见，当电路进入无效状态可见，当电路进入无效状态111时，在时，在cp脉冲作用下可进入有效脉冲作用下可进入有效状态状态000。所以电路能够自启动。所以电路能够自启动。0qq1q2000001010101110011100111第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计计数器计数器用以统计输入脉冲用以统计输入

53、脉冲cpcp个数的电路。个数的电路。 6.4 6.4 计数器计数器计数器的分类：计数器的分类：（2 2）按数字的增减趋势可分为加法计数器、减法计数）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。器和可逆计数器。（1 1）按计数进制可分为二进制计数器和非二进制计数器。）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3 3）按计数器中触发器翻转是否与计数脉冲同步分为同）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。步计数器和异步计数器。 第六章第六章 时序逻辑电路分析和设计时序逻辑电路

54、分析和设计一、二进制计数器一、二进制计数器1 1二进制异步计数器二进制异步计数器 （1 1）二进制异步加法计数器（）二进制异步加法计数器（4 4位）位） 工作原理：工作原理： 4个个jk触发器都接成触发器都接成t触发器。触发器。 每当每当q2由由1变变0，ff3向相反的状态翻转一次。向相反的状态翻转一次。 每来一个每来一个cp的下降沿时，的下降沿时，ff0向相反的状态翻转一次；向相反的状态翻转一次； 每当每当q0由由1变变0，ff1向相反的状态翻转一次；向相反的状态翻转一次； 每当每当q1由由1变变0，ff2向相反的状态翻转一次；向相反的状态翻转一次；1j1kc12q1qcpff3r1kff2

55、1jc1r1kff1q1j0c1rr0ff1jc11kq31cr计数脉冲清零脉冲qqqq第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。 由时序图可以看出，由时序图可以看出，q0 0、ql、q2 2、q3 3 的周期分别是计数脉冲的周期分别是计数脉冲( (cp) )周周期的期的2 2倍、倍、4 4倍、倍、8 8倍、倍、1616倍，因而计数器也可作为分频器。倍，因而计数器也可作为分频器。cpq0q1q2q3000100110110101000101000010110010100q110111110111

56、0q31011q100001100q20111第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计（2 2）二进制异步减法计数器）二进制异步减法计数器用用4 4个上升沿触发的个上升沿触发的d触发器组成的触发器组成的4 4位异步二进制减法计数器。位异步二进制减法计数器。 工作原理：工作原理：d触发器也都接成触发器也都接成t触发器。触发器。 由于是上升沿触发，则应将低位触发器的由于是上升沿触发，则应将低位触发器的q端与相邻高位触端与相邻高位触发器的时钟脉冲输入端相连，即从发器的时钟脉冲输入端相连，即从q端取借位信号。端取借位信号。它也同样具它也同样具有分频作用。有分频作用。c1cpff31d

57、q3计数脉冲qrq31dqq22ffc1r2q1dqq11ffc1r1q1dqq00ffc1r0q清零脉冲cr第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。为了提高计数速度，可采用同步计数器。 cpq0q1q2q3

58、231 0qqq q0000111111101101110010111001101010000111011001010100001100100001第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计2 2二进制同步计数器二进制同步计数器（1 1）二进制同步加法计数器）二进制同步加法计数器 由于该计数器的翻转由于该计数器的翻转规律性较强，只需用规律性较强，只需用“观观察法察法”就可设计出电路：就可设计出电路： 因为是因为是“同步同步”方方式，所以将所有触发器式，所以将所有触发器的的cpcp端连在一起，接计端连在一起，接计数脉冲。数脉冲。 然后分析状态图，然后分析状态图，选择适当的选择适当

59、的jkjk信号。信号。计数脉冲计数脉冲序号序号电电 路路 状状 态态等效十进等效十进制数制数q3 q2 q1 q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 001234567891011121314150第六章第六章 时序逻辑电路分析和设计时序逻辑电路分析和设计ff1krc11j清零脉冲q01k1qqffc11jq1k计数脉冲&22ff1j&

60、;01jqcp3r1kqcrqc11&rr3ffc1q1分析状态图可见：分析状态图可见： ff0 0：每来一个：每来一个cp，向相反的状态翻转一次。所以选：向相反的状态翻转一次。所以选：j0 0= =k0 0=1=1 ff1 1：当：当q0 0=1=1时，来一个时，来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j1 1= =k1 1= = q0 0 ff2 2：当：当q0 0q1 1=1=1时，时， 来一个来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j2 2= =k2 2= = q0 0q1 1 ff3 3： 当当q0 0q1 1q2 2=1=1时，时， 来一个来一个cp，向相反的状态翻转一次。向相反的状态翻转一次。所以选：所以选：j3 3= =k3 3= = q0 0q1 1q2 2第六