计算机组成原理第章

1、4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器l存储器的两大功能：存储器的两大功能： 1、 存储（写入存储（写入write） 2、 取出（读出取出（读出read）l三项基本要求：三项基本要求： 1、大容量、大容量 2、高速度、高速度 3、低成本、低成本l概念概念1、基本存储单元：存储一位（、基本存储单元：存储一位（bit）二进制）二进制代码的存储元件称为基本存储单元（或存代码的存储元件称为基本存储单元（或存储元）储元）2、存储单元：主存中最小可编址的单位，、存储单元：主存中最小可编址的单位，是是cpu对主存可访问操作的最小单位。对主存可

2、访问操作的最小单位。3、存储体：多个存储单元按一定规则组成、存储体：多个存储单元按一定规则组成一个整体。一个整体。4、存储器分辩率：指存储器能被区分、识、存储器分辩率：指存储器能被区分、识别与操作的精细程度。别与操作的精细程度。一、存储器分类一、存储器分类1. 按存储介质分类按存储介质分类(1) 半导体存储器半导体存储器(2) 磁表面存储器磁表面存储器(3) 磁芯存储器磁芯存储器(4) 光盘存储器光盘存储器易失易失ttl 、mos磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失(1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（

3、随机访问） 顺序存取存储器顺序存取存储器 磁带磁带2. 按存取方式分类按存取方式分类(2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只读读磁盘磁盘 磁带磁带 光盘光盘 高速缓冲存储器（高速缓冲存储器（cache）flash memory存存储储器器主存储器主存储器辅助存储器辅助存储器mrompromepromeepromramrom静态静态 ram动态动态 ram3. 按在计算机中的作

4、用分类按在计算机中的作用分类高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构cpucpu主机主机缓存缓存cpu主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）一、概述一、概述1. 主存的基本组成主存

5、的基本组成存储体存储体驱动器驱动器译码器译码器mar控制电路控制电路读读写写电电路路mdr.地址总线地址总线数据总线数据总线读读写写2. 主存和主存和 cpu 的联系的联系mdrmarcpu主主 存存读读数据总线数据总线地址总线地址总线写写 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址4523014203. 主存中存储

6、单元地址的分配主存中存储单元地址的分配224 = 16 m8 m4 m(2) 存储速度存储速度4. 主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总数量存放二进制代码的总数量 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒一、分类：按使用器件，半导体存储器分双极型半导体一、分类：按使用器件，半导体存储器分双极型半导体存储器（存

7、储器（ttl）和）和mos半导体存储器两种半导体存储器两种（1）ttl：存储速度高，集成度低，价格高，主要用于：存储速度高，集成度低，价格高，主要用于小容量的高速存储器小容量的高速存储器（2）mos：主要用于大容量存储器。根据存储信息机构：主要用于大容量存储器。根据存储信息机构的原理不同，又分为静态的原理不同，又分为静态mos存储器（存储器（sram)和动态和动态mos存储器（存储器（dram)，前者利用双稳态触发器来保，前者利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，后者利用存信息，只要不断电，信息是不会丢失的，后者利用mos电容存储电荷来保存信息，使用时，需不断给电电容存储电

8、荷来保存信息，使用时，需不断给电容充电才能使信息保持。容充电才能使信息保持。二、半导体存储器的主要优点是存储速度快，存储体积二、半导体存储器的主要优点是存储速度快，存储体积小，可靠性高；主要缺点是断电时，读写存储器不能小，可靠性高；主要缺点是断电时，读写存储器不能保存信息。保存信息。静态mos存储器l基本存储元基本存储元6管静态管静态mos存储元存储元由两个由两个mos反相器交叉耦合而成的双稳态触发器。反相器交叉耦合而成的双稳态触发器。bat2t5t4t0t1t3bs0vbs1读/写“0”读/写“1”位/读出线位/读出线字线图4-4 6管mos存储电路静态mos存储器基本存储元基本存储元6管静

9、态管静态mos存储元存储元b、存储元的工作原理、存储元的工作原理写操作。在字线上加一个正电压的字脉冲，使写操作。在字线上加一个正电压的字脉冲，使t2 、t3 管管导通。若要写导通。若要写“0”，无论该位存储元电路原存何种状态，无论该位存储元电路原存何种状态，只需使写只需使写“0”的位线的位线bs0 电压降为地电位（加负电压的位电压降为地电位（加负电压的位脉冲），经导通的脉冲），经导通的2 管，迫使节点的电位等于地电位，管，迫使节点的电位等于地电位，就能使就能使1 管截止而管截止而0 管导通。写入管导通。写入1，只需使写，只需使写1的位线的位线bs1 降为地电位，经导通的降为地电位，经导通的t3

10、 管传给节点，迫使管传给节点，迫使t0 管截管截止而止而t1 管导通。管导通。写入过程是字线上的字脉冲和位线上的位脉冲相重合的操写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程。作过程。静态mos存储器基本存储元基本存储元6管静态管静态mos存储元的工作原理存储元的工作原理读操作。读操作。只需字线上加高电位的字脉冲，使只需字线上加高电位的字脉冲，使t2 、t3 管导通，把管导通，把节点节点a、b分别连到位线。若该位存储电路原存分别连到位线。若该位存储电路原存“0”，节点，节点是低电位，经一外加负载而接在位线是低电位，经一外加负载而接在位线0 上的外加电源，上的外加电源，就会产生一个流入

11、就会产生一个流入bs0 线的小电流（流向节点经线的小电流（流向节点经t0 导通导通管入地）。管入地）。“0”位线上位线上bs0 就从平时的高电位下降一个就从平时的高电位下降一个很小的电压，经差动放大器检测出很小的电压，经差动放大器检测出“”信号。信号。若该位原存若该位原存“1”，就会在，就会在“1”位线位线bs1 中流入电流，中流入电流，在在 bs1 位线上产生电压降，经差动放大器检测出读位线上产生电压降，经差动放大器检测出读“1”信信号。号。读出过程中，位线变成了读出线。读取信息不影响触读出过程中，位线变成了读出线。读取信息不影响触发器原来状态，故读出是非破坏性的读出。发器原来状态，故读出是

12、非破坏性的读出。若字线不加正脉冲，说明此存储元没有选中，若字线不加正脉冲，说明此存储元没有选中，t2 ，t3 管截管截止，止，a、b结点与位读出线隔离，存储元存储并保存原存结点与位读出线隔离，存储元存储并保存原存信息信息。 三、随机存取存储器三、随机存取存储器 ( ram ) 1. 静态静态 ram (sram) (1) 静态静态 ram 基本电路基本电路a 触发器非端触发器非端1t4t触发器触发器5tt6、行开关行开关7tt8、列开关列开关7tt8、一列共用一列共用a 触发器原端触发器原端t1 t4t5t6t7t8a a写放大器写放大器写放大器写放大器din写选择写选择读选择读选择dout读

13、放读放位线位线a位线位线a 列地址选择列地址选择行地址选择行地址选择t1 t4a t1 t4t5t6t7t8a写放大器写放大器写放大器写放大器din写选择写选择读选择读选择读放读放位线位线a位线位线a 列地址选择列地址选择行地址选择行地址选择dout 静态静态 ram 基本电路的基本电路的 读读 操作操作 行选行选 t5、t6 开开t7、t8 开开列选列选读放读放doutvat6t8doutt1 t4t5t6t7t8a adin位线位线a位线位线a 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放dout写选择写选择读选择读选择 静态静态 ram 基本电路的基本电路的 写写 操

14、作操作 行选行选t5、t6 开开 两个写放两个写放 din列选列选t7、t8 开开（左）（左） 反相反相t5a （右）（右） t8t6adindint7芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1k 4位位16k 1位位8k 8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）1041411380,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07d0

15、7d 位线位线 读读 / 写选通写选通a3a2a1a02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) 线选法线选法00000,00,7007d07d 读读 / 写写选通选通a3a2a1a0a40,310,031,031,31 y 地址译码器地址译码器 x地地址址译译码码器器 3232 矩阵矩阵a9i/oa8a7a56ay0y31x0x31d读读/写写(2) 重合法重合法00000000000,031,00,31i/od0,0读读存储芯片片选线的作用存储芯片片选线的作用用用 16k 1位位 的存储芯片组成的存储芯片组成 64k 8位位 的存储器的存储器 32片片当地址为当地

16、址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16k 1位位 8片片16k 1位位 8片片16k 1位位 8片片16k 1位位 (2) 静态静态 ram 芯片举例芯片举例 intel 2114 外特性外特性存储容量存储容量1k1k4 4位位.i/o1i/o2i/o3i/o4a0a8a9wecsccvgndintel 2114sram存储器l读与写的互锁逻辑读与写的互锁逻辑控制信号中控制信号中cs是片选信号，是片选信号，cs有效时（低电平），门有效时（低电平），门g1、g2均被打开。均被打开。oe为读出使能为读出使能信号，信号，oe有效时（低电平），有效时（低电平），门门

17、g2开启，当写命令开启，当写命令we=1时时（高电平），门（高电平），门g1关闭，存储关闭，存储器进行读操作。写操作时，器进行读操作。写操作时，we=0，门，门g1开启，门开启，门g2关闭。关闭。注意，门注意，门g1和和g2是互锁的，是互锁的，一个开启时另一个必定关闭，一个开启时另一个必定关闭，这样保证了读时不写，写时不这样保证了读时不写，写时不读。读。 intel 2114 ram 矩阵矩阵 (64 64) 读读a3a4a5a6a7a8a0a1a2a9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行

18、地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs第一组第一组第二组第二组第三组第三组第四组第四组0000000000 intel 2114 ram 矩阵矩阵 (64 64) 读读第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写

19、电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000 intel 2114 ram 矩阵矩阵 (64 64) 读读150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs00000000001

20、50311647326348150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读读0163248cswe第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读读150311647326348150311647326348读

21、写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecscswe15031164732634801632480000000000第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000cswe15031164

22、73263480163248第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000cswe1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 读

23、读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000cswe读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路1503116473263480163248i/o1i/o2i/o3i/o4a3a4a5a6a7a8a0a1a2a9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译

24、译码码i/o1i/o2i/o3i/o4wecs第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs第一组第一组第二组第二组第三组第三组第四组第四组0000000000 intel 2114 ram 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647

25、326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o4wecs0000000000 intel 2114 ram 矩阵矩阵 (64 64) 写写150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码i/o1i/o2i/o3i/o

26、4wecs0000000000150311647326348wecs第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写i/o1i/o2i/o3i/o4wecs150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码wecs0000000000150311647326348wecsi/o1i/o2i/o3i/o4第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64)

27、写写i/o1i/o2i/o3i/o4wecs150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码wecs0000000000150311647326348wecsi/o1i/o2i/o3i/o4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写i/o1i/o2i/o3i/o4wecs150311647326348150311647326348读写电

28、路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码wecs0000000000150311647326348wecsi/o1i/o2i/o3i/o4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写i/o1i/o2i/o3i/o4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码wec

29、s0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路i/o1i/o2i/o3i/o4wecs第一组第一组第二组第二组第三组第三组第四组第四组 intel 2114 ram 矩阵矩阵 (64 64) 写写i/o1i/o2i/o3i/o4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码wecs0000000000150311647326348i/o1i/o2i/o3i/o4读写电路读写电路读写电路读写电路读

30、写电路读写电路读写电路读写电路wecs0163248acsdout地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻 (3) 静态静态 ram 读读 时序时序 tatcotohatotdtrc片选有效片选有效读周期读周期 t trcrc 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t ta a 地址有效地址有效数据稳定数据稳定 t tcoco 片选有效片选有效数据稳定数据稳定t totdotd 片选失效片选失效输出高阻输出高阻t tohaoha 地址失效后的地址失效后的数据维持时间数据维持时间acswedoutdin (4) 静态静态 ra

31、m (2114) 写写 时序时序 twctwtawtdwtdhtwr写周期写周期 t twcwc 地址有效地址有效下一次地址有下一次地址有效效写时间写时间 t tw w 写命令写命令 wewe 的有效时间的有效时间t tawaw 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t twrwr 片选失效片选失效下一次地址有效下一次地址有效t tdw dw 数据稳定数据稳定 we we 失效失效t tdhdh we we 失效后的数据维持时间失效后的数据维持时间 五、存储器与五、存储器与 cpu 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存

32、储字长） 用用 2片片 1k 4位位 存储芯片组成存储芯片组成 1k 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线ddd0479aa021142114cswe (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 2片片 1k 8位位 存储芯片组成存储芯片组成 2k 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1k 8位位 1k 8位位d7d0wea1a0a9cs0a10 1cs1 (3) 字、位扩展字、位扩展用用 8片片 1k 4位位 存储芯片组成存储芯片组成 4k 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线wea8a9

33、a0.d7d0a11a10cs0cs1cs2cs3片选片选译码译码.1k41k41k41k41k41k41k41k4 2. 存储器与存储器与 cpu 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写线的连接写线的连接(4) 片选线的连接片选线的连接(5) 合理选用芯片合理选用芯片(6) 其他其他 时序、负载时序、负载 例例4.1 设设cpu有有16根地址线，根地址线，8根数据线，并用根数据线，并用mreq作访作访存控制信号存控制信号(低电平有效低电平有效)，用，用wr作读作读/写控制信号写控制信号(高电平为高电平为读，低电平为写读，低电平为写)。现

34、有。现有下列存储芯片下列存储芯片:1k x4位位ram; 4kx8位位ram; skx 8位位ram;2kx8位位rom; 4kx 8位位rom; 8kx8位位rom及及74ls138译码器和各种门电路，如译码器和各种门电路，如图图4.33所示。画出所示。画出cpu与存储器的连接图，要求与存储器的连接图，要求:1、主存地址空间分配、主存地址空间分配: 6000h-67ffh为系统程序区为系统程序区: 6800h-6bffh为用户程序区。为用户程序区。2、合理选用上述存储芯片，说、合理选用上述存储芯片，说明各选几片明各选几片?3、详细画出存储芯片的片选逻、详细画出存储芯片的片选逻辑图。辑图。例例

35、4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0a15a14a13 a11 a10 a7 a4 a3 a00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12k8位位1k8位位ram2片片1k4位位rom1片片 2k8位位(3) 分配地址线分配地址线a10 a0 接接 2k 8位位 rom 的地址线的地址线a9 a0 接接 1k

36、 4位位 ram 的地址线的地址线(4) 确定片选信号确定片选信号c b a0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0a15 a13 a11 a10 a7 a4 a3 a00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12k 8位位1片片 rom1k 4位位2片片ram 2k 8位位 rom 1k 4位位 ram1k 4位位 ram&pd/progry5y4g1cbag2bg2amreqa14a15a13a12a11a10a9a0

37、d7d4d3d0wr例例 4.1 cpu 与存储器的连接图与存储器的连接图一、dram存储位元的记忆原理 sram存储器的存储位元是一个触发器，它具有两个稳定的状态。而dram存储器的存储位元是由一个mos晶体管和电容器组成的记忆电路，dd预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线vcgt4t3t2t11 (1) 动态动态 ram 基本单元电路基本单元电路 2. 动态动态 ram ( dram )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线cst字线字线ddv0 10 11 0写入与输入信息相同写入

38、与输入信息相同写入时写入时cs充电充电 为为 “1” 放电放电 为为 “0”t3t2t1t无电流无电流有电流有电流1、mos管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（r/w为低），输入数据din=1送到存储元位线上，而行选线为高，打开mos管，于是位线上的高电平给电容器充电，表示存储了1。 3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据din=0送到存储元位线上；行选线为高，打

39、开mos管，于是电容上的电荷通过mos管和位线放电，表示存储了0。4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（r/w为高）。行选线为高，打开mos管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到dout,即dout=1。5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，dout=1经刷新缓冲器送到位线上，再经mos管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。 单元单元电路

40、电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d行行地地址址译译码码器器001131311a9a8a7a6a531a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 (2) 动态动态 ram 芯片举例芯片举例 三管动态三管动态 ram 芯片芯片 (intel 1103) 读读00000000000d0 0单元单元电路电路读读 写写 控控 制制 电电 路路a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器

41、00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写11111 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选

42、择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写a9a8a7a6a

43、5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0d11

44、111010001 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0d11111010001 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写读读 写写 控控 制制 电电 路路a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元

45、电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0d11111010001 三管动态三管动态 ram 芯片芯片 (intel 1103) 写写读读 写写 控控 制制 电电 路路a9a8a7a6a5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线d单元单元电路电路行行地地址址译译码码器器00113131131a4a3a2a1a0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0d11111010001 三管动态三管动态 ram 芯片芯片 (intel 1103)

46、写写读读 写写 控控 制制 电电 路路 单管动态单管动态 ram 4116 (16k 1 1位位) 外特性外特性时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 werascas缓存器缓存器行地址行地址缓存器缓存器列地址列地址 a6a0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 i/o缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 dindoutdindouta6a0读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器063641

47、27128 根行线根行线cs01271128列列选选择择读读/写线写线数据输入数据输入i/o缓冲缓冲输出驱动输出驱动doutdincs 4116 (16k 1位位) 芯片芯片 读读 原理原理读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器630 0 0i/o缓冲缓冲输出驱输出驱动动outd读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线cs01271128列列选选择择读读/写线写线数据输入数据输入i/o缓冲缓冲输出驱动输出驱动doutdincs 4116 (16k 1位位) 芯片芯片 写写 原理原理数据输入数据输入i/o缓冲缓冲i/o

48、缓冲缓冲din读出放大器读出放大器读出放大器读出放大器630 (3) 动态动态 ram 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址 ras 有效有效写允许写允许 we 有效有效(高高)数据数据 dout out 有效有效数据数据 din in 有效有效读时序读时序行地址行地址 ras 有效有效写允许写允许 we 有效有效(低低)列地址列地址 cas 有效有效列地址列地址 cas 有效有效 (4) 动态动态 ram 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5s）“死时间率死时间率” 为为 32/4000 100% = 0

49、.8%“死区死区” 为为 0.5 s 32 = 16 s周期序号周期序号地址序号地址序号tc0123967 396801tctctctc3999v w0131读读/写或维持写或维持刷新刷新读读/写或维持写或维持3968个周期个周期 （1984）32个周期个周期 （ 16）刷新时间间隔刷新时间间隔 （2ms）刷新序号刷新序号sstcxtcy 以以 32 32 矩阵为矩阵为例例t tc c = = t tm m + + t tr r读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1s）(存取周期为存取周期为 0.5 s + 0.5 s)w/rref0w/rtrtmtcr

50、ef126ref127refw/rw/rw/rw/r刷新间隔刷新间隔 128 个读写周期个读写周期以以 128 128 矩阵为例矩阵为例 分散刷新与集中刷新相结合分散刷新与集中刷新相结合对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5s）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s若每隔若每隔 15.6 s 刷新一行刷新一行而且每行每隔而且每行每隔 2 ms 刷新一次刷新一次若每隔若每隔 2 ms 集中刷新一次集中刷新一次“死区死区” 为为 64 s 3. 动态动态 ram 和静态和静态 ram 的

51、比较的比较dramsram存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存lcdram带高速缓冲存储器（带高速缓冲存储器（cache）的动态存储器，它）的动态存储器，它是在通常的是在通常的dram芯片内又集成了一个小容量的芯片内又集成了一个小容量的sram，从而使从而使dram芯片的性能得到显著改进。如图所示出芯片的性能得到显著改进。如图所示出1m4位位cdram芯片的结构框图，其中芯片的结构框图，其中sram为为5124位。位。 四、只读存储器（四、只读存储器（rom） 1. 掩膜

52、掩膜 rom ( mrom ) 行列选择线交叉处有行列选择线交叉处有 mos 管为管为“1”行列选择线交叉处无行列选择线交叉处无 mos 管为管为“0” 四、只读存储器（四、只读存储器（rom） 2. prom (一次性编程一次性编程) vcc行线行线列线列线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断 3. eprom (多次性编程多次性编程 ) (1) n型沟道浮动栅型沟道浮动栅 mos 电路电路g 栅极栅极s 源源d 漏漏紫外线全部擦洗紫外线全部擦洗d 端加正电压端加正电压形成浮动栅形成浮动栅s 与与 d 不导通为不导通为 “0”d 端不加正电压端不加正电压不形成浮动栅不

53、形成浮动栅s 与与 d 导通为导通为 “1”sgdn+n+p基片基片gds浮动栅浮动栅sio2+ + + + +_ _ _ 控制逻辑控制逻辑y 译码译码x 译译码码数据缓冲区数据缓冲区y 控制控制128 128存储矩阵存储矩阵pd/progrcsa10a7a6a0.do0do7112a7a1a0vssdo2do0do127162413vcca8a9vppcsa10pd/progrdo3do7(2) 2716 eprom 的逻辑图和引脚的逻辑图和引脚pd/progrpd/progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. eeprom (多次性编程多次性

54、编程 ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. flash memory (快擦型存储器快擦型存储器) 比比 e2prom快快eprom价格便宜价格便宜 集成度高集成度高eeprom电可擦洗重写电可擦洗重写具备具备 ram 功能功能flash存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有ram的优点，又有rom的优点，称得上是存储技术划时代的进展。 5. flash memory (快擦型存储器快擦型存储器) lflash存储元在存储元在eprom存储元

55、基础存储元基础上发展起来的，由此上发展起来的，由此可以看出创新与继承可以看出创新与继承的关系。的关系。l如右图所示为闪速存如右图所示为闪速存储器中的存储元，由储器中的存储元，由单个单个mos晶体管组晶体管组成，除漏极成，除漏极d和源极和源极s外，还有一个控制外，还有一个控制栅和浮空栅。栅和浮空栅。5. flash memory (快擦型存储器快擦型存储器) l“0”状态：当控制栅加上足状态：当控制栅加上足够的正电压时，浮空栅将储够的正电压时，浮空栅将储存许多电子带负电，这意味存许多电子带负电，这意味着浮空栅上有很多负电荷，着浮空栅上有很多负电荷，这种情况我们定义存储元处这种情况我们定义存储元处

56、于于0状态。状态。l“1”状态：如果控制栅不加状态：如果控制栅不加正电压，浮空栅则只有少许正电压，浮空栅则只有少许电子或不带电荷，这种情况电子或不带电荷，这种情况我们定义为存储元处于我们定义为存储元处于1状状态。态。l浮空栅上的电荷量决定了读浮空栅上的电荷量决定了读取操作时，加在栅极上的控取操作时，加在栅极上的控制电压能否开启制电压能否开启mos管，管，并产生从漏极并产生从漏极d到源极到源极s的的电流。电流。 l编程操作：实际上是写操作。所有存储元的原始状态均编程操作：实际上是写操作。所有存储元的原始状态均处处“1”状态，这是因为擦除操作时控制栅不加正电压。状态，这是因为擦除操作时控制栅不加正

57、电压。编程操作的目的是为存储元的浮空栅补充电子，从而使编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成存储元改写成“0”状态。如果某存储元仍保持状态。如果某存储元仍保持“1”状态，状态，则控制栅就不加正电压。则控制栅就不加正电压。l如图如图(a)表示编程操作时存储元写表示编程操作时存储元写0、写、写1的情况。实际上的情况。实际上编程时只写编程时只写0，不写，不写1，因为存储元擦除后原始状态全为，因为存储元擦除后原始状态全为1。要写。要写0，就是要在控制栅，就是要在控制栅c上加正电压。一旦存储元上加正电压。一旦存储元被编程，存储的数据可保持被编程，存储的数据可保持100年之久而无需外

58、电源。年之久而无需外电源。 l读取操作：控制栅加上正电压。浮空栅上的负电荷量读取操作：控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启将决定是否可以开启mos晶体管。如果存储元原存晶体管。如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存晶体管。如果存储元原存0，可认为浮空栅带负电，控，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。管不能开启导通。l当当mos晶体管开启导通时，电源晶体管开启导通时，电源vd提供从漏极提供从漏

59、极d到源到源极极s的电流。读出电路检测到有电流，表示存储元中存的电流。读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存，若读出电路检测到无电流，表示存储元中存0，如，如图图(b)所示。所示。l擦除操作：所有的存储元中浮空栅上的负擦除操作：所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极电荷要全部洩放出去。为此晶体管源极s加加上正电压，这与编程操作正好相反，见图上正电压，这与编程操作正好相反，见图(c)所示。源极所示。源极s上的正电压吸收浮空栅中的电上的正电压吸收浮空栅中的电子，从而使全部存储元变成子，从而使全部存储元变成1状态。状态。由于由于cpu和主

60、存储器之间在速度上是不匹配的，和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为这种情况便成为限制高速计算机设计的主要问题。为了提高了提高cpu和主存之间的数据传输率，除了主存采用和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。术的存储器。l解决途径解决途径多个存储器并行工作多个存储器并行工作l并行访问和交叉访问并行访问和交叉访问设置各种缓冲器设置各种缓冲器l通用寄存器通用寄存器采用分层的存储系统采用分层的存储系统lcachel虚拟存储系统虚拟存储系统并行存储器一、双端口存储器 1