EDA技术第一EDA设计流程

1、第一章第一章 概述概述1.7 FPGA/CPLD开发流程1.8 ASIC设计流程1.9 常用EDA工具1.10 Quartus II简介1.11 IP核教学目的教学目的了解了解EDA技术进行设计开发的技术进行设计开发的流程，以及流程，以及EDA设计软件设计软件能正确选择和使用能正确选择和使用EDA软件、软件、优化设计项目、提高设计效率和设优化设计项目、提高设计效率和设计质量计质量1.7 FPGA/CPLD设计流程1. FPGA/CPLD开发流程1.7 FPGA/CPLD设计流程2. 设计输入将电路系统以一定的表达方式输入计算机a. 图形输入b. 文本输入状态图输入波形图输入原理图输入VHDL输

2、入Verilog HDL输入1.7 FPGA/CPLD设计流程图形输入状态图输入根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的图形编辑器上绘出状态图，然后由EDA编译器和综合器将其综合成电路网表1.7 FPGA/CPLD设计流程图形输入波形图输入将待设计的电路看成一个“黑盒”，只设计输入和输出的时序波形，由EDA工具综合成电路网表1.7 FPGA/CPLD设计流程图形输入原理图输入在图形编辑界面上绘制完成特定功能的电路原理图，原理图由逻辑器件和连线构成。1.7 FPGA/CPLD设计流程文本输入VHDL输入 与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由ED

3、A工具综合成电路网表1.7 FPGA/CPLD设计流程文本输入Verilog HDL输入 与传统的文本语言程序设计方法相似，在文本编辑器中输入程序代码，由EDA工具综合成电路网表1.7 FPGA/CPLD设计流程3. 综合综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。将设计者在EDA工具中编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组成和约束控制条件进行编译、优化、转换，以获得门级电路描述的网表文件1.7 FPGA/CPLD设计流程4. 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 适

4、配的目标器件必须属于原综合器指定的目标器件系列 综合器可由第三方提供，适配器则由CPLD/FPGA供应商提供1.7 FPGA/CPLD设计流程5. 仿真 根据算法和仿真库对设计进行模拟，以验证设计是否正确 功能仿真：对描述的逻辑功能进行测试模拟，以验证是否满足设计要求 与硬件特性无关 时间短，速度快 时序仿真：接近真实器件运行特性的仿真 与硬件特性相关 精度高 时间长，速度慢1.7 FPGA/CPLD设计流程6. 下载 将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证 对FPGA进行下载称为配置（Configure） 对CPLD进行下载称为编程

5、（Program）1.8 ASIC设计流程1. ASIC设计方法1.8 ASIC设计流程2. ASIC设计流程1.9 EDA工具 集成开发环境 HDL前端输入与系统管理软件 HDL逻辑综合软件 HDL仿真软件 适配器 其他 （1） MAX+PLUS II Altera公司上一代的PLD开发软件 使用者众多 目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 最新版本为MaxPlus II 10.23 Altera公司新一代PLD开发软件 适合大规模FPGA的开发 最新版本为QuartusII 7.0 Xilinx公司上一代的PLD开发软件 目前Xilinx已经停止

6、开发Foundation，而转向ISE软件平台 最新版本为Xilinx Foundation 3.1i Xilinx公司目前的FPGA/PLD开发软件 最新版本为ISE 8.1i UltraEdit HDL Turbo Writer VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便 HDL Designer Series Mentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等 Visial VHDL/ Visal Verilog 可视化的HDL/Verilog编辑工具，可以通过画流程图等可视化方法生成VHDL/Verilog代码 （1）Synp

7、lify / Synplify Pro VHDL/Verilog综合软件 口碑相当不错 Synplicity公司出品 最新版本为Synplify 8.1 VHDL/VerilogHDL综合软件 Mentor公司出品 Precision RTLPrecision Physical 最新版本Leonardo 2003b VHDL/Verilog综合软件 Synopsys公司出品 停止FPGA Express的开发 （1）Modelsim VHDL/VerilogHDL仿真软件 功能比ActiveHDL强大，使用比ActiveHDL复杂 Mentor的子公司Model Tech出品 最新版本为Mod

8、elSim 6.1 VHDL/VerilogHDL仿真软件 人机界面较好，简单易用 Aldec公司出品 最新版本为Active HDL 7.1 sp1 Cadence公司出品，很好的Verilog/VHDL仿真工具 NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL，用于Verilog仿真 NC-VHDL,用于VHDL仿真 NC-Sim,是Verilog/VHDL混合语言仿真工具 VCS是Synopsys公司的Verilog仿真软件 scirocco是Synopsys公司的VHDL仿真软件 布局布线器 由厂商专门针对器件提供 输出多种文件 时序仿真文件 适配技术报告文件 第三方输出文件 编程下载文件1.10 QuartusII 简介 是Altera提供的集成开发环境 支持VHDL、Verilog、System C、AHDL等设计语言 支持第三方综合、仿真工具 具有LPM模块，是复杂或高级系统构建的重要组成 提供输入、编译、仿真、下载等共功能1.11 IP核简介 IP，就是知识产权核，Intellectual Property IP分为软IP、固IP、和硬IP 从集成规模上，现在的IP库，已经包含了诸如8051、ARM、PowerPC等微处理器、TMS320C50等数字信号处理器、MPEGII、JPEG等数字信息压缩/解压在内的大规模IC模块