大学毕业生实习报告万能模板

1、毕业班学生实验报告公司名称： 股份有限公司姓 名：学 号：20 年3月1曰这次实习属于就职前实习，通过短短的9个月的实习，将大学期间所学知 识最大化地转化为工程实践经验，为今后的工作做好准备，也使我的大学生活变 的更加充实。我是从大三暑假六月底到的公司，七月份八月份主要是看一些版阁 方便的资料以及练习一些简单的版图。九71份十71份主要是大量的练习cadence 软件的应用以及以前做过项目版图的练习。十一月份十二月份主要是帮助部门里 的同事做些简单的版图设计。从今年一月份到现在就正式开始接项0工作了。在 这期间学会y很多很多的东西！本报告主要以我在公司利用集成电路版图设计软 件virtuoso

2、设计出16位模数转换器电路中的逻辑模块电路的版阁、带隙基准电 流源的版图以及esd电路的版图为基础，进而介绍我在公司实习期间的一些具体 情况！、实习概述1、实习公司简介2、岗位简介木次实习的w位为集成电路版图设计工程师。集成电路版图工程师是一个比较新型的职业，版图设计不是一个孤立的设计 环节，它需要与一系列的技术相关联。这就需要从事该职业的人，了解一些比较 复杂的原理，例如：半导体物理、阀体物理、器件物理等。因此，从事该职位的 人应该具有如下的工作职能：工艺分析工艺分析，是指集成电路版图工程师，根据电路设计者的要求(例如：针对 电路的组成部分选择工艺流程，根据电路对电压、增益、电流、精度的要求

3、选择 工艺厂商等)，以及对芯片面积的预估，封装管壳的确定，对工艺参数进行分析 的过程。与工艺厂商沟通与工艺厂商沟通，其目的是了解工艺线的制作流程，选择mpw或者大版以及 工艺厂的流片安排。向相应的工艺厂出据tooling单和芯片的封装管脚图，并在 芯片制作完成以后对工艺厂商提供的pcm参数表进行相应的分析。库模型建立在与工艺厂商沟通的过程中，了解工艺线的pcell模型，并在virtuoso上 建立相应的库模型，包括：pcell模型、esd模型、电容阵列模型等，并编写相 应的.tf文件和display, drf文件。结合电路进行版阁设计根据电路设计者提供的电路结合对电流大小，匹配精度的考虑以及工

4、艺厂商 提供的设计规则文件，进行相应的集成电路版图设计，并对相应的设计进行drc (design rule check)和 lvs (layout vs schematic)检查。drc, lvs文件与设计规则文件一致性检查将工艺厂商提供的版阁设计规则文件与command文件进行对照，必要时在相应的drc检查文件中加入一些可靠性问题的检查，例如防闩锁效应检查、天线效 应检查等。在相应的lvs检查文件中也可加入一些额外的检查，例如端u对应检 査等。这些额外的添加的检查语句可以使得最终设计出来的版图具冇更高的可靠 性。drc, lvs 验证将设计成型的集成电路版图进行相应的drc和lvs验证，针对

5、工艺的不同， 可以选择不同的检测软件，以便对于每一次芯片检测都具有足够强的针对性。与 此同吋，对寄生参数的提取也是验证中的重要组成部分，其0的是为了对芯片的 可靠性作出一个良好的预估7. 跟踪流片，以及芯片测试将通过验证后的集成电路版图送至和应的工艺厂商进行流片，跟踪流片过 程，在某些必要的时候可以终止某些制造步骤。在流片完成后对该芯片进行测试, 以便确定芯片设计和制造的可靠性和可实现性。3、实习报告说明在公司实习期间的所做的各种版图方面的练习和所做的项0均属于公司的机密，所以无法截图，只能用文字表达。二、实习主要内容1、:字模块版设计分析(1) 这个电路功能分析(图省略)由于该电路是数字电路

6、，对匹配没有特殊的要求，只需要比较对称的放置各 个晶体管即可。(2) 这个电路的器件摆放分析根据与电路设计者的交流，得知该电路的器件最好按照条形布局(即按照类 似于一个单元格的形式)进行设计。采用单元格上方为输出，下方为输入的形式。(3) 金属层选择分析由于是数字单元，且采用的是0.6um的工艺，所以不需要过多的考虑寄生效 应，走线以第一层铝线为主，跨线时采用第二层铝线。(4) 隔离需求分析由于是数字单元，ii根据x-fab的工艺特点，选择了常见的pn结隔离方式 隔离nmos与pmos器件。2、数字模块8版设计分析(1) 这个电路功能分析(图省略)(2) 这个电路的电流分析(图省略)根据电路设

7、计者的耍求，需耍将电源线和地线的走线稍微宽一些，一般控制 在6um左右，其余的内部连线一般控制在1.2um左右。(选择理由仍旧参照了设 计规则的要求)(3) 这个电路中匹配的分析由于该电路是数字电路，对匹配没有特殊的要求，只需要比较对称的放罝各 个晶体管即可。(4) 这个电路的器件摆放分析(5) 金属层选择分析(6) 隔离需求分析3、整体数字模块版设计分析(1) 这个电路功能分析(图省略)这是一个数字电路，用来实现相应的组合逻辑和时序逻辑。(2) 这个电路的电流分析根据电路设计者的要求，需要将整体电路的全局电源线和地线的走线稍微宽 一些，一般控制在12um左右，其余的内部连线一般控制在1.2u

8、m左右。(3) 这个电路屮匹配的分析由于该电路是数字电路，对匹配没有特殊的耍求，只需要比较对称的放置各 个晶体管即可。(4) 这个电路的器件摆放分析根据与电路设计者的交流，得知该电路的器件最好按照条形布局(即按照类 似于一个单元格的形式)进行设计。采用单元格上方为输出，i方为输入的形式。(5) 金属层选择分析由于是数字单元，且采用的是0.6um的工艺，所以不需要过多的考虑寄生效 应，走线以第一层铝线为主，跨线时采用第二层铝线，电阻之间的走线采用第三 册铝线，以便于以后的修调工作。(6) 隔离需求分析由于是数字单元，且根据x-fab的工艺特点，选择了常见的pn结隔离方式 隔离nmos与pmos器

9、件。并且考虑到是整体数字模块的合成图，所以明确的分隔 开有源区和场区，根据x-fab的工艺，将会采用locos工艺进行相应的隔离(纵 然locos工艺存在有鸟嘴效应)。4、整体数字模块的版布局分析整体数字模块的版图5、带隙基准电流源的版图设计分析(1) 这个电路功能分析(阁省略，下同)(2) 这个电路的电流分析(3) 这个电路中匹配的分析(4) 这个电路的器件摆放分析(5) 金属层选择分析(6) 隔离需求分析这是一个需要高度匹配的带隙基准源电路，对于差分对管之间的隔离显得尤 为重要。根据前面所谈到少子隔离环，对差分对管进行了必要的保护。6、esd模块的版图分析（1）esd-静电泄放保护（2）e

10、sd的电路分析实习项目的详细过程（一）:字模块1版设计分析1、数字模块1的电路分析（图省略，下同）可以很清楚的看到，该电路存在冇14个pmos管、13个nmos管以及一个 电阻。2、这个电路功能分析这是一个数字电路，用来实现和应的组合逻辑和时序逻辑。3、这个电路的电流分析根据电路设计者的要求，需要将电源线和地线的走线稍微宽一些，一般控制 在6uin左右（采用第一层铝线分别连接电源线和地线），其余的部连线一般控 制在1. 2um左右（第一层招线走线时采用1. 2um，第二层招线走线吋采用1. 5um）。4、这个电路中匹配的分析由于该电路是数字电路，对匹配没有特殊的要求，只需要比较对称的放置各 个

11、晶体管即可。5、这个电路的器件摆放分析根据与电路设计者的交流，得知该电路的器件最好按照条形布局（即按照类 似于一个单元格的形式）进行设计。采用单元格上方为输出，下方为输入的形式。6、金属层选择分析由于是数字单元，且采用的是0.6iun的工艺，所以不需要过多的考虑寄生效 应，走线以第一层铝线为主，跨线时采用第二层铝线。7、隔离需求分析_由于是数字单元，且根据x-fab的工艺特点，选择了常见的pn结隔离方式 隔离nmos与pmos器件。8、数字模块1的版图布局分析根据之前对该数字模块的分析可以知道，单元模块采用上为输出，下为输入 的结构，即是说，在版图的设计中，按照电路从左至右的顺序来摆放相应的器

12、件。 由于最后需要将16个类似的单元模块并结到一起，所以在设计电源线和地线的 布局时，采用的是该电路左半部分为电源线走线，右半部分为地线的走线，这样 设计的目的同时也是在分析了 pad的布局以后得出的。此外，由于是数字电路，可以采用一个较大的n阱将所有的pmos管全部包 含在里面，并且针对于每一个小的数字模块（例如一个与非门结构），其各自拥 有一个n阱的接触。可以很明确的看到，电路屮存在一个宽长比很大的pmos管以及一个10k的 电阻。针对与这两个比较另类的元件，可以考虑将其旋转90° ,以独立成阱的 形式存在于版图之中。对于电阻的选择，由于n阱电阻可以制造出阻值比较大的电阻，纵然n

13、阱电 阻通常比基区埋层电阻的温度系数人，但是针对于x-fab工艺线提供的电阻参数 表屮可以看到n阱电阻的精确度还是比较高的，且相对与棊区埋层电阻所承受的 电压不高的特点，所以最后仍然决定采用n阱电阻。针对于其中二输入的与非门、三输入的同或门，我们采用共源共漏的方式摆 放相应的晶体管。针对于其中四个传输门结构，采用并竖摆放的形式布局。为了 使得以后在合图的过程之中减少工作量，在与电路设计者交涉以后，对每一个输 入和输出端门都进行了命名，以便于以后合图是通过端门名称直接对应连接。（二）字模块8版图设计分析1、数字模块8的电路分析（图省略，下同）可以很清楚的看到，该电路存在有18个pmos管、18个

14、nmos管。根据版图设计的顺序，对该电路进行了如下的分析：2、这个电路功能分析这是一个数字电路，用来实现相应的组合逻辑和时序逻辑。3、这个电路的电流分析根据电路设计者的要求，需要将电源线和地线的走线稍微宽一些，一般控制 在6um左右，其余的内部连线一般控制在1.2um左右。（选择理由仍旧参照了设 计规则的要求）4、这个电路中匹配的分析由于该电路是数字电路，对匹配没有特殊的要求，只需要比较对称的放罝各 个晶体管即可。5、这个电路的器件摆放分析根据与电路设计者的交流，得知该电路的器件最好按照条形布局（即按照类 似于一个单元格的形式）进行设计。采用单元格上方为输出，下方为输入的形式。6、金属层选择分

15、析由于是数字单元，且采用的是0.6um的工艺，所以不需要过多的考虑寄生效 应，走线以第一层铝线为主，跨线时采用第二层铝线。7、隔离需求分析_由于是数字单元，且根据x-fab的工艺特点，选择了常见的pn结隔离方式 隔离nmos与pmos器件。8、数字模块8的版图布局分析根据之前对该数字模块的分析可以知道，单元模块仍然采用上为输出，下为输入的结构，即是说，在版图的设计中，按照电路从左至右的顺序来摆放和应的 器件。由于最后需要将12个类似的单元模块并结到一起，所以在设计电源线和 地线的布局时，采用的是该电路左半部分为电源线走线，右半部分为地线的走线, 这样设计的目的同样也是在分析丫 pad的布局以后

16、得出的。此外，由于是数字电路，可以采用一个较大的n阱将所有的pmos管全部包 含在里面，并且针对于每一个小的数字模块（例如一个与非门结构），其各自拥 有一个n阱的接触。针对于其中四个传输门结构，采用并竖摆放的形式布局。该电路屮由于每一个子模块之间的连线比较繁琐，所以在相应的版图设计时 采用了由输出和输入两个方向同时进行器件摆放的设计方法，这样的好处是在于 更加清晰地分析版图的走线方式，并且可以尽量的少走一些第二层铝线，使得版 图显得更加紧凑，同时也为以后修改版图中一些器件的尺、？留出了一定的余度。同样的，为了使得以后在合图的过程之中减少工作量，在与电路设计者交涉 以后，对每一个输入和输出端口都

17、进行了命名，以便于以后合图是通过端门名称 直接对应连接。整体数字模块版设计分析1、整体数字模块的电路分析（图省略，下同）可以很清楚的看到，该电路是将之前的数字模块拼接起来的，而每一个模 块又是将之前的每一个子模块拼接起来的。根据版阁设计的顺序，对该电路进行了如下的分析：2、这个电路功能分析这是一个数字电路，用来实现相应的组合逻辑和时序逻辑。3、这个电路的电流分析根据电路设计者的要求，需要将整体电路的全局电源线和地线的走线稍微宽 一些，一般控制在12um左右，其余的内部连线一般控制在1.2um左右。4、这个电路中匹配的分析由于该电路是数字电路，对匹配没有特殊的要求，只需要比较对称的放置各 个晶体

18、管即可。5、这个电路的器件摆放分析根据与电路设计者的交流，得知该电路的器件最好按照条形布局（即按照类 似于一个单元格的形式）进行设计。采用单元格上方为输出，下方为输入的形式。6、金属层选择分析由于是数字单元，且采用的是0.6iun的工艺，所以不需要过多的考虑寄生效 应，走线以第一层铝线为主，跨线时采用第二层铝线，电阻之间的走线采用第三 册铝线，以便于以后的修调工作。7、隔离需求分析由于是数字单元，且根据x-fab的工艺特点，选择了常见的pn结隔离方式 隔离nmos与pmos器件。并i考虑到是整体数字模块的合成图，所以明确的分隔 开有源区和场区，根据x-fab的工艺，将会采用locos工艺进行相

19、应的隔离（纵 然locos工艺存在有鸟嘴效应）。8、整体数字模块的版图布局分析根据之前对该数字模块的分析可以知道，单元模块釆用上输出，下输入的结 构，即是说，在版图的设汁中，按照电路从左至右的顺序来摆放相应的器件。将 之前的子模块分别并接在一起，按照电路设计者的要求，将数字模块3-5的合成 模块放在版图的最上面，合成模块放在第二排，数字模块1的合成模块放在第 三排，数字模块6-8的合成模块放在第四排，数字模块9的合成模块放在最底层。此外，由于是数字电路，可以采用一个较大的n阱将所有的pmos管全部包 含在里面，并且针对于每一个小的数字模块（例如一个与非门结构），其各自拥 有一个n阱的接触。每个

20、模块之间的连接关系一般都釆用了第二层铝线，并且将所有模块的衬底 接触、阱接触连在一起，将所冇电源线和地线分别连接在一起，各自引出一个端 尖。尽量多的采用第一层铝线来连接，并且尽量少的采用多晶硅连线来做连接， 这样做的目的是降低天线效应发生的机率。该电路中由于每一个子模块之间的连线比较繁琐，所以在相应的版图设计时 釆用了由输出和输入两个方向同时进行器件摆放的设计方法，这样的好处是在于 更加清晰地分析版图的走线方式，并且可以尽量的少走一些第二层铝线，使得版 图显得更加紧凑，同时也为以后修改版图屮一些器件的尺寸留出丫一定的余度。在数字模块9中存在有大量的修调电阻，走线时全部都采用第三层铝线，便 于以

21、后将铝线断开时只需要采用一层掩模版。）带隙基准电流源的版图设计分析1、带隙基准源模块的电路分析（图省略，下同）可以很淸楚的看到，该电路最大的特点便是存在有很多并联的修调电阻，并且修 调电阻基本上流过了整个电路的总电流，也就是说，在设计电阻的版阁时，尽量 将金属线走线走宽一些，并且可以采用多条供电线的方案将电流分配到每一个修 调电阻中。电路中存在有需要高度匹配的单元，例如差分输入对（有用mos管搭 建的差分输入单元，也冇用三极管搭建的差分输入单元）。电路中也存在冇宽长 比比较大的管子，对于这样的管子需要特别注意其摆放的位置。2、这个电路功能分析这是一个带隙基准源电路，其作用是为电路提供一个与电源

22、和工艺无关的， 具有确定温度特性的直流电压。电路图的右上方是启动电路，保证上电时基准能正常启动；正上方是一个放 大器，保证两个纵向npn的集电极电位相等；整个电路图的不方是带隙棊准的核 心，其中两个纵向npn管发射极面积之比为8:1,输出电压经过电阻升压到2. 5v, 最后再经过缓冲器来驱动整个内部电路。由于原著的所有电阻均使用高精度、低 温漂的薄膜电阻，因此其温漂仅为7ppm/°c;而工艺线提供的电阻中只有中阻多 晶在温漂和精度上能达到要求，因此设计的带隙基准后仿得到的温漂结果为16 ppm/v。由于棊准的精度直接关系到整个ad的位数，因此对棊准的输出设置了 4个修调点，两个用于修

23、调温漂，两个用于直流输出精度。修调方式为激光打铝, 所有修调点的电阻均両为比例电阻，并且通过后仿保证了在典型工艺值下基准不 需要任何修调。3、这个电路的电流分析根据电路仿真结果，以及和电路设计者的交涉，知道在棊准核心的修调电阻 部分基本流过了整个电路最大的电流，约为3ua，根据x-fab提供的金属线（第 一层铝线）的参数，可知该处的金属走线宽度应大于2. 5um。根据与电路设计者的交涉，注意到金属走线中的压降对电路的影响步大，所 以在设计中可以尽量去满足匹配的要求，而可以稍微忽略金属的长度。4、这个电路中匹配的分析由于工艺与材料特性等方面的原因，儿何形状和尺寸相同的器件在制造完成 后并不一定完

24、全相同，也就是说，工艺过程将引入器件的失配和误差。版图的匹 配设计主要是提高器件和连接线在形状、方向、相对位置等方面的匹配程度，以 减小版图失配带来的误差。根据电路的特性，很容易看到在输入端必须具有高度匹配，所以采用四方交 义的版图设计方案；电路中存在很多并联的修调电阻（根据x-fab的参数手册， 该修调电阻釆用第二层多晶硅来做，可以使得阻值更加精确），对于这样的情况, 电阻的方向必须一致，并且冇必要采用dummy结构，使得流片出来的电阻的阻 值尽量精确，而且，由于是修调电阻，所以走线都走的是第三层铝线，方便以后 激光打断不需要的铝线。5、这个电路的器件摆放分析由于是模拟电路，更主要的是该电路

25、为需要高度匹配的模拟电路，所以器件 的摆放方向应该尽量一致。在设计的过程当屮，我们应该尽量的使所有的品体管、电阻、电容都保持同 一方向，尽管有些器件的尺寸使得这个耍求很难实现（例如电路中存在的晶体管 负载和本身的差分对管的尺寸之间就有很大的差异），这时，可以将一些晶体管 负载进行适当的分割，分割后，继续釆用同一方向进行匹配。有时候有必要旋转一些器件，这吋，需要和电路设计人员交涉，以确定某个 器件旋转过后对其电路你没有明显的影响。6、金属层选择分析这个问题，在与电路设计这交涉的过程中，电路设计者要求在关键的引线上 尽量釆用寄生参数小的金属层。根据对x-fab提供的金属线寄生参数表，在这些 关键的

26、传输线上尽量采用的是第一层金属线，并且为了避免信号之间的干扰，特 别注意y在差分对管的输入端的信号线的走向，使其几乎完全一致。7、隔离需求分析这是一个需要高度匹配的带隙基准源电路，对于差分对管之间的隔离显得尤 为重要。根据前面所谈到少子隔离环，对差分对管进行了必要的保护。8、带隙基准源模块的版图布局分析前面已经多次强调，该带隙棊准源电路是一个需要高度匹配的模拟电路。根据之前的分析，在布局方面，首先考虑的便是将需要高度匹配的晶体管与 流过大电流的修调电阻单元和隔离。这样做的目的，是为了减少对称管的匹配误 差，并且避免对称管受到电流波动的影响。因此，在布局时，将所有的修调电阻 都放在了整个版图的最

27、右侧，而将对称管基本上都放在左侧。在整体布局屮，还有一个重要的问题便是电容。在与电路设计者的交涉过程 中，了解到该电路的重点是在修调电阻，而电容并不是重点。也就是说，在电容 的版图设计中，不用过多的考虑电容的精度要求，可以在将所有的晶体管位罝摆 放好了以后，再将电容填充进版图，使得版图显得更加紧凑。针对于电路的特点（存在有很多的修调电阻），因为需要最后用激光修调， 所以电阻之间走线的间距应该稍微有些余度，不能走得过于紧凑。这样方便以后 在修调的过程当中，不发生将一些不必要的金属线断开等不希望发生的事情。该电路中存在有mos管和三极管并存的形式。由于x-fab的工艺特点，在 三极管的设计之中，三

28、极管的尺、?远比mos管的尺寸大。因此，必须将三极管 和mos管的位置分隔开，以免对三极管打衬底电位的时候影响到邻近的mos管。9、带隙基准源模块的版阁（五）esd模块的版图分析1、esd-静电泄放保护esd结构必须放置在各自的焊盘附近以减少连线的电阻和电感，否则这些电 阻和电感干扰esd结构的正常工作。与esd器件串联的金属电阻应该超过2-3欧 姆。划封金属能够提供必要的低阻通路而且不需要消耗大量额外的管芯面积。为 了充分利用划封，esd结构必须方在焊盘和划封之间，或者放在邻近焊盘之间。2、esd的电路分析可以淸楚地看到该esd结构采用的是传统的反偏二极管的形式。由此可以很轻松 的设计出该e

29、sd结构的版阁。四、实习总结通过9个月以来的实习，基本熟悉丫集成电路版图设计的流程，熟悉丫 x-fab 的0. 6um bicmos工艺的版阁设计规则文件，并比较成功地使用集成电路版阁设 计软件virtuoso设计出16位模数转换器电路中的逻辑模块电路的版图、带隙基 准电流源的版图以及esd电路的版图。特别是针对模拟集成电路版图设计有了更加深刻的认识。在整体的设计过程 之屮，针对以下的5个方面有了更加深刻的认识：1、天线效应天线效应：其主要发生在多晶硅的刻蚀过程中，由于采用的是高压反应离子 刻蚀，所以如果多晶硅的体积比较人，则积累的电荷是将会是栅氧化层击穿，导 致晶体管失效。在数字模块的设计当

30、中，为了方便，很多连线都直接走的是多晶硅连线。其 实这样对于电路的运行是和当不稳定的，会很容易造成天线效应的发生，这也是 为什么在对数字电路做drc的时候忽略了天线效应报错的原因。纵然对于数字模 块，天线效应对其的影响可以忽略，但是，对于芯片的可靠性而言却又是不能忽 视的。为了避免天线效应的影响，最好的方式便是在每一个多晶硅仲出有源区以后 便打上多晶接触孔，用铝线来连接多晶硅。这样，虽然会导致在以后的布线中会 更多的走第二层金属线，显得比较繁琐，但却实实在在提高了电路的可靠性，因 此是值得采用的。2、电源线与地线走线宽度在最初设计数字模块电路时，为了尽量缩小数字模块所占用的面积，很多子 模块的电源线和地线的宽度都没冇按照最开始分析的6um进行设计，而是采用了 更加细的1.2um的走线。按照1.2um的走线来设计电源线和地线也对芯片