Digital clock generator

1、A design of digital clock generator时钟发生器设计一、整体设计思想频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL），发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDSPLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优

2、点结合起来。的优点是频率分辨力高，频率转换速度快，易实现捷变频，控制方便灵活；缺点是 杂散严重，频谱纯度差。的优点是具有良好的频率跟踪特性，锁定状态无剩余频差；缺点是频率分辨力低，不易于实现变频。DDSPLL 有3 种基本方：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频，如图1所示。图中，fout 是系统的最终输出，fDDS 是直接数字合成芯片的输出频率，fPLL 是锁相环输出频率，fref、fref1、fref2 是参考频率。第1种方法以DDS直接激励PLL。与单纯的PLL相比，由于作为参考的DDS 具有很高的频率分辨率，可以在不改变PLL 分频比的情况下提高PLL 的频率分

3、辨率，但是如果DDS 输出信号中，落在PLL 的环路带宽内的杂散和相噪无法抑制，经过PLL 倍频作用后，这些噪声会恶化20lgN dB（Nfout/fDDS）。第2种方法是将DDS的输出与PLL 的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了PLL的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。 第3种方法直接将DDS与PLL混频，这有效的克服了前两种方法的缺点，

4、既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是DDS的输出频率fDDS一般远远小于PLL 的输出频率fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于2fDDS，则很难用BPF2分离混频之后的和频fPLLfDDS 与差频fPLLfDDS。二、低频段DDS电路设计 2.1 DDS的基本原理DDS 的基本原理框图 如图2所示，它包含相位累加器、波形存储器、数模转换器、低通滤波器和参考时钟五部分。在参考时钟的控制下，相位累加器对频率控制字K进行线性累加，得到的相位

5、码(n) 对波形存储器寻址，使之输出相应的幅度码，经过数模转换器得到相应的阶梯波，最后经低通滤波器得到连续变化的所需频率的波形。其输出频率与控制字和参考时钟的关系为:式中，fout为DDS 输出信号的频率，K为频率控制字，fc 为时钟频率，N 为相位累加器的位数。图22.2低频段电路设计系统输出频率范围要求为0.2Hz500MHz，在设计中采取分频段的方法，AD9852的最高参考频率为300MHz，根据采样定理，另考虑在实际应用中输出信号最高频率不大于参考时钟频率的40%，AD9852最高输出频率可达到120MHz。在设计中，把低频段设为0.2Hz100MHz。  

6、0;   AD9852外部选用50MHz的晶振，通过内部倍频器6倍频，使AD9852的工作时钟达到300MHz。      在DDS的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表征。      设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为50，截止频率120MHz

7、。滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定滤波器类型，然后查表求归一化元件值。图3 LC低通滤波器原理图      DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要的系统时钟，同时也降低了DDS输出的杂散。      比较器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个12位的数模转换器，通过写入控制DAC寄存器的数据来产生直流电平，作为比较器的基准电平，通过改变直流电平

8、的大小，可以来调节输出时钟的占空比。AD9852内部的D/A转换器为电流输出型，通过调整AD9852外接的电流设置电阻RSET，来调整DAC电流的幅值。阻值RSET为39.9/IOUT，一般设置为8K（5mA）至2K（20mA）。       在比较器的选用上，使用了AD9852内部的比较器，其传输延迟小于3nS，上升、下降时间小于2nS，可产生频率高达120MHz的方波。       通过内部比较电路整形后的时钟信号，通过电平转换转换成ECL电平，输出到多路选择器SY100

9、E457。三、基于AD9852高频段DDS+PLL电路设计3.1 锁相环技术简介锁相环是频率合成器的技术基础，锁相环路( PLL) 通常由鉴相器、环路滤波器(L F) 、压控振荡器(VCO) 和可变程序分频器组成。这是一种相位负反馈系统，通过比较参考信号与VCO 信号之间的相位差，产生对应于两信号相位差的误差电压，该误差电压经环路滤波器控制VCO 的输出频率(相位)。图73.2 系统设计及框图3.3 集成锁相环芯片si4133鉴于DDS输出频率无法达到系统的要求，必须要结合锁相频率合成技术，锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统。它在通讯、测量等电子技术领域有着广泛的应用。锁相环

10、路易于集成化，且性能优越，锁相集成电路种类很多。在设计中所选用的PLL芯片si4133集成度很高，集中了鉴相器，分频器，VCO，大大简化了硬件电路的设计。图 数字锁相式频率合成器芯片的基本模块框图以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输入，通过放大器、R分频器后，得到频率finR；同时，这路VCO的输出频率fout经过一个N分频器后，得到频率foutN；2个频率输入到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率foutN向finR近于相等，直至最后两者频率相等而

11、相位同步实现锁定。环路锁定时，PD的输入频差为0，即finR=foutN，fout=NfinR，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5范围内调节输出频率。3路PLL中2路用来进行射频输出；这2路射频PLL是时分复用的，即在一个给定时间内只有1路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过给相应的N分频器进行简单编程就可达到对射频输出进行控制，从而工作在2个独立的频段。2个射频VCO中心频率最优化设置分别在947 MHz和1.72

12、 GHz之间以及在789 MHz和1.429 GHz之间。3路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的±5内调节。电感数值不精确可通过Si4133的自动调节算法进行补偿。中频VCO的中心频率可以在526 MHz和952 MHz之间调节。如果需要，可以通过分频降低IF的输出频率。另外，芯片使用串口编程控制，外围电路非常简单，使用方便。3.4  高频段设计方案AD9852在参考时钟为50MHz，芯片内部6倍频器使能的状态下，输出分辨率可300M/248Hz，本设计中，用它

13、输出0.2100MHz信号。利用si4133的第三路来进行中频频率合成。若AD9852输出直接输入锁相环si4133，则可由锁相环的倍频功能，得到输出信号的放大。但受限于si4133的压控振荡器VOC 的工作频率在526MHz952MHz之间，2分频输出后，最高值只有476MHz，远没达到500MHz的要求。使用混频的方式也可以不让系统分辨率因锁相环的倍频而放大。所以，用50M晶振作为si4133的输入工作频率，通过单片机来控制si4113的IF R-Divider和IF N-Divider等控制字来控制si4133按需要输出100MHz，200MHz，300MHz，400MHz。然后使其AD

14、9852的输出信号混频，以达到输出100500MHz的目的。如系统要求输出120MHz的时钟频率信号，则单片机判断其属于100MHz200MHz的范围，发出控制字，使si4133输出100MHz的信号。其和AD9852输出信号混频，可得到预期的时钟频率。混频后的信号，经带通滤波，电平转换SY100H60芯片，进入比较器内。比较器选用是低功耗、超高速的集成比较芯片MAX9687，MAX9687输出为差分的ECL电平，其传输延迟小于1.4ns。  多路选择器选用的是SY100E457、SY100E457包含了3个差分的2：1的ECL选择器，有3个独立的选择端和一个公共的选择端。

15、在设计中只使用了一路2：1的选择器，因为在设计中采用了分频段的方法，所以使用选择器来切换低频段和高频段的时钟信号。因为SY100E457为ECL器件，所以选择器的控制端为ECL电平，因此经过单片机产生的控制信号需要转换为ECL电平，转换芯片为前面介绍过的SY100H600。     综上所述，系统时钟0.2Hz500MHz的频率输出分为了0.2MHz100MHz，100MHz500MHz二段，通过选择器SY100E457进行切换。其中0.2Hz100MHz的频率由DDS产生，通过内部比较器整形输出；100MHz500MHz的频率由DDS结合PLL产生，通

16、过超高速比较器MAX9687整形输出。三、基于AD9854高频段DDS+PLL电路设计硬件电路包括控制部分和产生时钟的功能部分。控制部分由上位机、单片机、FPGA 和 MAX组成。FPGA控制DDS、集成锁相环、可编程分频器和多路选择器。单片机通过MAX与RS，上端和上位机相连，下端和FPGA连接，从而实现串口控制。功能部分的时钟信号由部分组成，低频段（0.1HZ70HZ）通过DDS内部比较器直接产生，中、高频段（70MHZ1.1GHZ）由DDS激励集成锁相环产生。如图所示，功能部分的元器件主要由20MHZ外部晶 振、DDS（AD9854）、CMOS ECL电 平 转 换（MC100EPT22

17、）、1：2ECL驱动（MC10LVEP11）、集成锁相环（SY89421）、可编程分频器（SY89871U，可编程分频比为1、2、4、8、16）、高速比较器（ADCMP582）和多路选择器（MAX9386）组成。各器件具体作用如下：1）20MHZ外部晶振：提供20MHZ方波时钟作为AD9854的输入时钟，通过 AD9854内部可编程倍频器，将20MHZ时钟信号倍频15倍，即300MHZ时钟信号作为AD9854的参考时钟。2）AD9854：通过其片内比较器，产生0.001HZ70MHZ的连续可调的方波信号，且分辨力为1.006HZ。根据：可知，通过改变频率控制字FTW，可以达到所需的输出频率fout。为了保证时钟的性能，DDS输出正弦波的最高频率不大于参考时钟频率的40，即AD9854在参考时钟300MH