华科数电ch04C

1、译码器的分类：译码器的分类： 译码译码：译码是编码的逆过程，它能将二进制码翻译成代表某译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号一特定含义的信号.(.(即电路的某种状态即电路的某种状态) )1 1 译码器的概念与分类译码器的概念与分类译码器译码器：具有译码功能的逻辑电路称为译码器具有译码功能的逻辑电路称为译码器。唯一地址译码器唯一地址译码器代码变换器代码变换器将一系列代码转换成与之一一对应的有效将一系列代码转换成与之一一对应的有效信号。信号。 将一种代码转换成另一种代码。将一种代码转换成另一种代码。 二进制译码器二进制译码器 二二十进制译码器十进制译码器显示译码器显示译码器

2、常见的唯一地址译码器：常见的唯一地址译码器： 4.4.2 译码器译码器/ /数据分配器数据分配器0 01 10 00 00 01 10 00 01 10 01 10 00 00 00 01 10 00 01 10 00 00 01 11 1Y3Y2Y1Y0A0 0A1 1译码器的功能：将每个输入的二进制代码译成对应的高、低电译码器的功能：将每个输入的二进制代码译成对应的高、低电平信号输出。平信号输出。 1 10 00 00 00 01 10 00 00 00 01 10 00 00 00 01 1Y0Y1I3I2I1I0 编码器逻辑功能表编码器逻辑功能表1 11 10 01 11 10 00

3、00 0当使能输入端当使能输入端EIEI为有效电平时，对应每一组输入代码，只有为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。其中一个输出端为有效电平，其余输出端则为相反电平。 译码器功能表译码器功能表4.4.2 译码器译码器/ /数据分配器数据分配器2 2线线 - 4- 4线译码器的逻辑电路线译码器的逻辑电路( (分析）分析） 1 A1 1 1 A0 & & & & E 0Y 1Y 2Y 3Y LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表010

4、AAEY 011AAEY 012AAEY 013AAEY 0001101111HHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表01114.4.2 译码器译码器/ /数据分配器数据分配器（1.） 二进制译码器二进制译码器 x0 x1 xn-1 y0 y1 1 ny EI 使能输入使能输入 二进制二进制译码器译码器 n 个输个输入端入端使能输使能输入端入端 EI2n个输个输出端出端设输入端的个数为设输入端的个数为n，输出端的个数为，输出端的个数为M则有则有 M=2n2、 集成电路译码器集成电路译码器4.4.2 译码器译码器/ /数据分配器数据分配器(a.) 74HC139集成译码

5、器集成译码器 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 (1. )二进制译码器二进制译码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表4.4.2 译码器译码器/ /数据分配器数据分配器逻辑符号说明逻辑符号说明逻辑符号逻辑符号框外部的框外部的符号，表示符号，表示外部输入或输出信号外部输入或输出信号名称，字名称，字母上面的母上面的“”号说明该输入号说明该输入或输出是低电平有效。符号框或输出是低电平有效。符号框内部的输入、输出变量表示其内部的输入、输出变量表示其内

6、部的逻辑关系。内部的逻辑关系。 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0 4.4.2 译码器译码器/ /数据分配器数据分配器(b) 74HC138(74LS138)集成译码器集成译码器 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚图引脚图示意框图示意框图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

7、E3 E2 E1 A0 A1 A2 4.4.2 译码器译码器/ /数据分配器数据分配器8 8个个译译码码输输出出端端74HC138集成译码器集成译码器逻辑图逻辑图3 3个个控控制制端端3 3个个编编码码输输入入端端2E1E0Y1Y2Y3Y4Y5Y6Y7Y E3 A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1 & & & & & & & & 1 1 1 4Y 5Y 6Y 7Y 2E 1E & & & & & & & & & 00010000

8、01011111111011111114.4.2 译码器译码器/ /数据分配器数据分配器74HC138集成译码器功能表集成译码器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A04.4.2 译码器译码器/ /数据分配器数据分配器74138集成译码器Verilog HDL建模module

9、CT74138(A,B,C,G1,G2A,G2B,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7); input A,B,C,G1,G2A,G2B; output Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;reg 7:0 Y_SIGNAL; always (A or B or C or G1 or G2A or G2B) begin if (G1 & G2A & G2B) begin case (C,B,A) b000 : Y_SIGNAL = b11111110; b001 : Y_SIGNAL = b11111101; b010 : Y_SIGNAL = b11111

10、011; b011 : Y_SIGNAL = b11110111; b100 : Y_SIGNAL = b11101111;b101 : Y_SIGNAL = b11011111;b110 : Y_SIGNAL = b10111111;b111 : Y_SIGNAL = b01111111; default : Y_SIGNAL = b11111111; endcaseend end 74138集成译码器Verilog HDL建模 assign Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 = Y_SIGNAL;endmodule2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHH

11、LLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY 4.4.2 译码器译码器/ /数据分配器数据分配器 A B C E Y0 Y1 Y7 Y5 Y2 Y6 Y4 Y3 1 1、已知下图所示电路的、已知下图所示电路的

12、输入输入信号的波形试画出译码器输信号的波形试画出译码器输出的波形。出的波形。译码器的应用译码器的应用 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A 74HC138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 1/274HC139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y

13、6 Y7 E3 E2 E1 A0 A1 A2 (I) 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (II) (III) 000111工作工作禁止禁止禁止禁止禁止禁止禁止禁止工作工作101110011101禁止禁止禁止禁止工作工作禁止禁止111110禁止禁止禁止禁止禁止禁止工作工作2、译码器的扩展、译码器的扩展用用74X139和和74X138构成构成5线线-32线译码器线译码器0001113 3线线8 8线译码器的线译码器的 含三变量函数的全

14、部最小项。含三变量函数的全部最小项。Y Y0 0Y Y7 7基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。、用译码器实现逻辑函数。0120AAAY 0m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBCAY .当当E3 =1 ，E2 = E1 = 0时时4.4.2 译码器译码器/ /数据分配器数据分配器7620mmmm 74HC138 Y0 Y1 Y

15、2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL 用一片用一片74HC138实现函数实现函数首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数. +5V A B C L & 7620YYYY ABCCABCBACBAL 4.4.2 译码器译码器/ /数据分配器数据分配器例例1 1 用一片用一片3 3线线8 8线译码器线译码器74HC138实现函数实现函数123LA CA B CA B CLB CA B CLA

16、 BA B C 164356435L= A B C + A B C + A B C + A B C= m+ m+ m+ m= mmmm 解解：74HC138的应用的应用-逻辑函数产生器逻辑函数产生器16435L= YYYY4.4.2 译码器译码器/ /数据分配器数据分配器16435L =YYYY+5VC CB BA A&L1 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 4.4.2 译码器译码器/ /数据分配器数据分配器2137137L= A B C + A B C + A B C= m+ m+ m= mmm3235235L= A

17、B C + A B C + A B C= m+ m+ m= mmm2137L = YYY3235L= YYY4.4.2 译码器译码器/ /数据分配器数据分配器Y1Y0Y2Y3Y4Y6Y7Y5A2A1A0E1E2E3&L3L1L2+5VC CB BA A2137L = YYY3235L= YYY16435L =YYYY4.4.2 译码器译码器/ /数据分配器数据分配器数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。从数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图数据分配器示意图 数

18、数据据输输入入 通通道道选选择择信信号号 Y0 Y1 Y7 用用74HC138组成数据分配器组成数据分配器4.4.2 译码器译码器/ /数据分配器数据分配器用译码器实现数据分配器用译码器实现数据分配器 0 01 10 01 11 10 00 00 01 1 数据输入数据输入 通道选择信号通道选择信号 Y0 Y1 Y7 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V D4.4.2 译码器译码器/ /数据分配器数据分配器输输 入入输输 出出E3E E2 2E E1 1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LXLXXXHHHHHHHH

19、HDLLLLDHHHHHHHHDLLLHHDHHHHHHHDLLHLHHDHHHHHHDLLHHHHHDHHHHHDLHLLHHHHDHHHHDLHLHHHHHHDHHHDLHHLHHHHHHDHHDLHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 显示译码器显示译码器 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 4.4.2 译码器译码器/ /数据分配器数据分配器1. 1. 七段显示译码器七段显示译码器（1 1）最常用的显示器有：半导体发光二极管和液晶显示器。）最常用的显示器有：半导体发光二极管和液晶显示器

20、。 a b c d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器abcdfge显示器分段布局图显示器分段布局图4.4.2 译码器译码器/ /数据分配器数据分配器abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e 共阴极显示器共阴极显示器 a b c d e f g 4.4.2 译码器译码器/ /数据分配器数据分配器共阳极共阳极共阴极共阴极YaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001aebcfgdYaA3A2A1A0+

21、VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg00001111110 a b c d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器4.4.2 译码器译码器/ /数据分配器数据分配器A3A2A1A0a b c d e f g 形形 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 101234567891 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11

22、0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 0 1 1 1 1 1 1 11 1 1 1 0 1 1 2. 列出真值表列出真值表 3. 画出卡诺图，并画出卡诺图，并写出逻辑表达式写出逻辑表达式4. 画逻辑电路画逻辑电路aebcfgd显示显示译码器译码器A0A1A2A3abcdefg4.3.3 数据选择器数据选择器1 1、数据选择器的定义与功能、数据选择器的定义与功能 数据选择的功能：在通道选数据选择的功能：在通道选择信号的作用下，将多个通择信号的作用下，将多个通道的数据分时传送到公共的道的数据分时传送到公共的数据通道上去的。数据通道上去的。 通通道道选选择择数数据据

23、输输出出 I0 I1 12 nI 数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称相当于多个输入的单刀多掷开关，又称“多路开关多路开关” 。 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 4 4选选1 1数据选择器数据选择器2 2 位地址位地址码输入端码输入端使能信号输使能信号输入端，低电入端，低电平有效平有效1 1路数据输路数据输出端出端（1 1）逻辑电路）逻辑电路数数据据输输入入端端4.3.3 数据选择器数据选择器0 0I I0 0I I1 1I I2 2I I3 30

24、11 01 1（2 2）工作原理及逻辑功能）工作原理及逻辑功能=1=10 0=0=00 01 1Y YS S0 0S S1 1E E地址地址使能使能输出输出输输 入入功能表功能表0 00 00 0I I0 00 00 01 1I I1 10 01 10 0I I2 20 01 11 1I I3 3 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 301201101001ISSISSISSISSY 33221100mImImImIY 4.3.3 数据选择器数据选择器74HC151功能框功能框图图D7YYE7474HC151151D6D5D4D3D2D1D0S2S1

25、S02 2、集成电路数据选择器、集成电路数据选择器8 8选选1 1数据选择器数据选择器7 74HC151 14.3.3 数据选择器数据选择器2 2、集成电路数据选择器、集成电路数据选择器 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1 & & & & & & & & & & 2个互补个互补输出端输出端8 路数据路数据输入端输入端1个使能个使能输入端输入端3 个地址个地址输入端输入端74HC151的逻辑图的逻辑图4.3.3 数据选择器数据选择器输输 入入输输

26、出出使使 能能选选 择择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74HC151的功能表的功能表0D1D2D3D4D5D6D7D21002101210221032104210521062107YS S S DS SS DS S S DS SS DS S S DS SS DS S S DS SS D iiimDY 70当当E=1时，时，Y=0 。 当当E=0时时4.3.3 数据选择器数据选择器74151的的Verilog HDL 建模建模module CT74151(C,B,A,EN,D7,D6,D5,D4,

27、D3,D2,D1,D0,Y,W); input C,B,A,EN,D7,D6,D5,D4,D3,D2,D1,D0; output Y,W; regY; always begin if (EN = 0) begin case (C,B,A) b000 : Y = D0;b001 : Y = D1;b010 : Y = D2;b011 : Y = D3;b100 : Y = D4;b101 : Y = D5;b110 : Y = D6;b111 : Y = D7; endcase end else Y = 0; end assign W = Y; endmodule （1）数据选择器组成逻辑函数产

28、生器）数据选择器组成逻辑函数产生器控制控制Di ，就可得到不同的逻辑函数。，就可得到不同的逻辑函数。5、数据选择器、数据选择器74HC151的应用的应用当当D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 时：时：当当D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 时：时：D7YYE74HC151D6D5D4D3D2D1D0S2S1S070iiiYD m 0011223344556677Y = D m + D m + D m + D m + D m + D m + D m + D m1246Ymmmm0357Y = m + m + m + m当当E=0时：时： 比

29、较比较Y与与L，当当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例例1 试用试用8选选1数据选择器数据选择器74HC151产生逻辑函数产生逻辑函数 XYZYXYZXL ZXYXYZYXYZXXYZYXYZXL Z)Z(Z0 E2SX 1SY 0SZ 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 3)3)利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤数据选择器组成函数产生器的一般步骤将函数变换成最小项表达式将函数变换成最小项表达式将使器件处于使

30、能状态将使器件处于使能状态地址地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量处理数据输入处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi ,则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。总结总结: :4.3.3 数据选择器数据选择器8 8选选1 1数据选择器位的扩展数据选择器位的扩展: :用两片用两片74HC151组成二位八选一的数据选择器组成二位八选一的数据选择器输入输入：D10D00 D11D01 D12D02 。 D17D07输出输出： Y1Y0=D10D00 =D11D01 =D12D02 =D17D07通道选择

31、通道选择数据输出数据输出 数据输出数据输出 D00D01D07D10D11D17Y0Y1D00 D07D10 D174.3.3 数据选择器数据选择器 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D00 D01 D02 D03 D04 D05 D06 D07 S2 S1 S0 E D10 D11 D12 D13 D14 D15 D16 D17 4 4、用、用8 8选选1 1数据选择器的扩展为数据选择器的扩展为1616选选1 1数据

32、选择器数据选择器1616选选1 1数据选择器数据选择器数据输入端：数据输入端：1616路路 （D0D15）DCBA=10001111 Y= D8D15DCBA=00000111 Y= D0D7通道选择通道选择 数据输出数据输出 D0D1D7D8D9D15Y4.3.3 数据选择器数据选择器通道地址码：通道地址码：4位位 （DCBA） D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D 1 C B A Y Y 1 & Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y Y D0 D1 D2

33、 D3 D4 D5 D6 D7 S0 S2 S1 E Y DCBA=0011 0工作工作禁止禁止= D34.3.3 数据选择器数据选择器0 四片四片 8 选选 1（74HC151）32 选选 1 数据选择器数据选择器1/2 74LS139SA4A3A2A1A0&Y74151 (4)D7S2D0ENS0S1S4Y374151 (1)D7S2D0ENS0S1D0S1Y074151 (2)D7S2D0ENS0S1S2Y174151 (3)D7S2D0ENS0S1S3Y2D7D8D15D16D23D24D311 1 1 1 1 000 111禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01

34、 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 4.3.3 数据选择器数据选择器 CP 0 L 0 0 1 0 0 1 1 1 0 t t 000 001 010 011 100 101 110 111 0 00 01 10 01 10 00 01 11 11 10 00 01 10 01 11 11 10 01 11 11 1=D1=1=D2=0=

35、D3=0=D4=1=D5=1=D6=0=D7=1（2 2）用）用8 8选选1 1数据选择器实现并行数据到串行数据的转换数据选择器实现并行数据到串行数据的转换并并 入入串串 出出5 5、数据选择器、数据选择器74HC151的应用的应用0 00 00 0=D0=0 0 1 0 0 1 1 0 1 L Q2 Q1 Q0 计数器 C P 74LS151 D0D1D2D3D4D5D6D7 EN C B A Y 1. 1位数值比较器位数值比较器( (设计设计) ) 数值比较器：对两个数值比较器：对两个1位数字进行比较（位数字进行比较（A、B），以），以判断其大小的逻辑电路。判断其大小的逻辑电路。输入：两个

36、一位二进制数输入：两个一位二进制数 A、B。 输出：输出： FBA=1，表示，表示A大于大于BFBABFABA=FBA B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1输输 出出输输 入入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 =

37、 B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 B_SIGNAL) beginALBO = 0; AEBO = 0; AGBO = 1; end else if (A_SIGNAL FBA FBA 低位片低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 0 1 0 F

38、AB FA=B FAB B3A3B0A0B7A7B4A4用用4 4片片74HC85组成组成16位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 高位片高位片 输出输出低位片低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12

39、 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 电路的工作速度如何提高？电路的工作速度如何提高？ -并联扩展方式并联扩展方式。4.4.4 数值比较器数值比较器 A0 B0 A12 B12 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=

40、B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB 用用7 74HC85组成组成1616位数值比较器的并联扩展方式。位数值比较器的并联扩展方式。B3A3B0A0B7A7B4A4B11A11B8A8B1

41、5A15B12A12输出输出4.4.4 数值比较器数值比较器 A0 B0 A12 B12 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0

42、 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB A A=1=10 001 1111 01 1111 11111111 111111110 1 04.4.4 数值比较器数值比较器B B=1=11 101 1111 01 1111 11111111 11111111A A2 2BB2 2A A3 3BB3 34.4.5 算术运算电路算术运算电路1 1 0 11 0 0 1+011010011 A B S C HA FA Ai Bi Ci-1 Ci Si 在两个在两个1 1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加

43、 在两个二进制数相加时，考虑低位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加 加法器分为半加器和全加器两种。加法器分为半加器和全加器两种。半加器半加器全加器全加器1 1、半加器和全加器、半加器和全加器两个两个4 4 位二进制数相加位二进制数相加: :（1 1） 1 1位半加器（位半加器（Half Adder） 不考虑低位进位，将两个不考虑低位进位，将两个1 1位二进制数位二进制数A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式1000C011110101000SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS 图

44、图4.5.14.5.1（b b） 图图4.5.1 (a) & & & & & A B S C BABAS =AB如用与非门实现最少要几个门如用与非门实现最少要几个门? ?ABBABA C = AB 逻辑图逻辑图4.4.5 算术运算电路算术运算电路（2） 全加器（全加器（Full Adder） 1110100110010100全加器真值表全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。 0 1 0 1 1 0 1 0 Si Ai

45、 Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CiSiCi-1BiAi4.4.5 算术运算电路算术运算电路 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 逻辑表达式（用与或非门实现）逻辑表达式（用与或非门实现）采用包围采用包围0 0的方法进行化简得的方法进行化简得 ：11 iiiiiiiCACBBAC Ai Bi Ci-1 1 1 1 Si Ci 1 1 & & 逻辑图逻辑图1111 iiiiiiiiiiiiiCBACBACB

46、ACBAS共用了共用了1212个逻辑门个逻辑门! !4.4.5 算术运算电路算术运算电路 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 0 Si Ai 00 Bi Ci Ci 0 1 01 11 10 Ai Bi Ci 0 1 00 01 10 11 如何用尽少的门电路组成全加器如何用尽少的门电路组成全加器? ? 逻辑图逻辑图iiii-1iii-1ii-1iii-1S = ABC+ABC+ABC+ABCiiii-1S = ABCiiiii-1ii-1C = A B + AC+ BC A i B i =1 & & & C i - 1 =1 S i C i i

47、ii-1iii-1(AB )C +(AB )C你能用两个半加器加上合适的逻辑门构成一个全加器吗？你能用两个半加器加上合适的逻辑门构成一个全加器吗？iiiiii - 1iii - 1iiiii - 1C= A B+ A B C+ A B C = A B+ (AB)C4.4.5 算术运算电路算术运算电路 你能用你能用74HC15174HC138设计设计全加器全加器吗吗? ?加法器的应用加法器的应用1110100110010100全加器真值表全加器真值表 111011101001110010100000CiSiCi-1BiAiAi Bi Ci-1有奇数个有奇数个1时时S为为1；Ai Bi Ci-1有

48、偶数个有偶数个1和全为和全为0时时S为为0。-用全加器组成三位二进制代码用全加器组成三位二进制代码奇偶校验器奇偶校验器用全加器组成八位二进制代码用全加器组成八位二进制代码奇校验器，电路应如何连接？奇校验器，电路应如何连接？4.4.5 算术运算电路算术运算电路一位全加器的一位全加器的Verilog HDL建模建模门级描述门级描述module addbit (Ai, Bi, Ci_1, Si, Ci); input Ai, Bi, Ci_1; output Si, Ci; wire Ai, Bi, Ci_1, Si, Ci, n1, n2, n3; xor (n1, Ai, Bi,); xor (

49、Si, n1, Ci_1); and (n2, Ai, Bi); and (n3, n1, Ci_1); or (Ci, n2, n3);endmodule一位全加器的一位全加器的Verilog HDL建模建模数据流描述数据流描述module addbit(Ai,Bi,Ci_1,Si,Ci);input Ai,Bi,Ci_1;output Si,Ci;assign Si = (Ai&Bi&Ci_1)|(Ai&Bi&Ci_1)|(Ai&Bi&Ci_1)|(Ai&Bi&Ci_1);assign Ci = (Ai&Bi&

50、Ci_1)|(Ai&Bi&Ci_1)|(Ai&Bi&Ci_1)|(Ai&Bi&Ci_1);endmodule一位全加器的一位全加器的Verilog HDL建模建模行为级描述行为级描述module addbit (Ai,Bi,Ci_1,Si,Ci);input Ai,Bi,Ci_1;output Si,Ci; assign Ci,Si = Ai + Bi + Ci_1; endmodule（1 1）串行进位加法器）串行进位加法器 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2

51、FA3 如何用如何用1 1位全加器实现两个四位二进制数相加？位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。加法器运算速度不高。2 2、多位数加法器、多位数加法器1 1 0 11 0 0 1+0110100110 04.4.5 算术运算电路算术运算电路定义两个中间变量定义两个中间变量Gi和和Pi ： Gi= AiBi （2 2）超前进位加法器）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位提高运算速度的

52、基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。低位的进位信号。定义第定义第i 位的进位信号（位的进位信号（Ci ）：）：1 iiiiiiC)BA(BACCi= GiPi Ci-1 1 iiiiCBAS()iiiPAB4.4.5 算术运算电路算术运算电路 4 4位全加器进位信号的产生：位全加器进位信号的产生：C0= G0+ +P0 C-1 C1= G1+ +P1 C0C1 = G1+ +P1 G0+ P1P0 C-1 C2= G2+ +P2 C1 C2 = G2+ +P

53、2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+ +P3 C2 = G3+ +P3 （G2+ P2 C1 )=G3+ +P3 G2+P3P2 C1 =G3+ +P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+ +P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= GiPi Ci-1 )BA(piii 集成超前进位产生器集成超前进位产生器74LS182 Cn+x Cn+y Cn+z 3P3 Cn & & 1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G& & &am

54、p; & & & & & & & & & 逻辑图逻辑图 74LS182 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 逻辑符号逻辑符号4.4.5 算术运算电路算术运算电路超前进位集成超前进位集成4位加法器位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 C1 74HC283 B3 CO S3 S2 S1 S0 74HC283逻辑框图逻辑框图 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 74HC283引脚图引脚图4.4.5 算术运算电路算术运算电路74HC283逻辑框图逻辑框图4.4.5 算术运算电路算术运算电路 B3 A3 B2 A2 B1 A1 B0 A0 C1 超前进位产生电路 C1 & =1 & =1 & =1 & =1 P3 G3 P2 G2 P1 G1 P0 G0 =1 P3 =1 P2 C2 S3 CO C0